JPH0548106A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0548106A JPH0548106A JP2655591A JP2655591A JPH0548106A JP H0548106 A JPH0548106 A JP H0548106A JP 2655591 A JP2655591 A JP 2655591A JP 2655591 A JP2655591 A JP 2655591A JP H0548106 A JPH0548106 A JP H0548106A
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- tft
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- forming
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Abstract
(57)【要約】
【目的】 従来ＴＦＴの製造に於ては、ｎ+ 層がＩＴＯ
膜形成時の雰囲気や加工時のエッチャントにより変質し
たりしていた。そのためｎ+ 層の電気的特性が損なわ
れ、ＴＦＴの性能を充分向上できない問題があった。そ
こでｎ+ 層５の汚染、変質を防ぐことを目的とした。 【構成】 基板１上に薄膜トランジスタの能動層４及び
ｎ+ 層５を形成した後、その上に金属製の保護層１０と
なる膜１０ａを形成した後にＩＴＯ膜６ａとソース電極
８及びドレン電極７とを形成する
膜形成時の雰囲気や加工時のエッチャントにより変質し
たりしていた。そのためｎ+ 層の電気的特性が損なわ
れ、ＴＦＴの性能を充分向上できない問題があった。そ
こでｎ+ 層５の汚染、変質を防ぐことを目的とした。 【構成】 基板１上に薄膜トランジスタの能動層４及び
ｎ+ 層５を形成した後、その上に金属製の保護層１０と
なる膜１０ａを形成した後にＩＴＯ膜６ａとソース電極
８及びドレン電極７とを形成する
Description
【０００１】
【産業上の利用分野】この発明は、液晶ディスプレイな
どで利用されている薄膜トランジスタ（以下、ＴＦＴと
略称する）及びその製造方法に関する。
どで利用されている薄膜トランジスタ（以下、ＴＦＴと
略称する）及びその製造方法に関する。
【０００２】
【従来の技術】図２（ｇ）は、従来のＴＦＴを備えた液
晶ディスプレイの一例の要部を示す概略断面図である。
この液晶ディスプレイに設けられたＴＦＴは、基板１上
に形成されたゲート電極２とこれを覆うゲート絶縁膜３
とこの上に設けられた水素化アモルファスシリコン（以
下ａ‐Ｓｉ：Ｈと略称する）からなる能動層４とｎ+ 層
５と、その上に形成されたソース電極８、ドレン電極７
とから構成されている。そしてドレン電極７は、このＴ
ＦＴの側方に設けられた画素電極６に接続されている。
晶ディスプレイの一例の要部を示す概略断面図である。
この液晶ディスプレイに設けられたＴＦＴは、基板１上
に形成されたゲート電極２とこれを覆うゲート絶縁膜３
とこの上に設けられた水素化アモルファスシリコン（以
下ａ‐Ｓｉ：Ｈと略称する）からなる能動層４とｎ+ 層
５と、その上に形成されたソース電極８、ドレン電極７
とから構成されている。そしてドレン電極７は、このＴ
ＦＴの側方に設けられた画素電極６に接続されている。
【０００３】従来、このようなＴＦＴを備えた液晶パネ
ルの製造には、図２のような手順で行われていた。
ルの製造には、図２のような手順で行われていた。
【０００４】すなわち、 （１）まず図２（ａ）に示すように基板１上にゲート電
極２を形成する。 （２）ついでこの上に、図２（ｂ）に示すように、ゲー
ト絶縁膜３とＴＦＴの能動層４になるａ‐Ｓｉ：Ｈ膜４
ａと、ｎ+ 層５になるｎ+‐ａ‐Ｓｉ：Ｈ膜５ａとを形
成する。 （３）次にこの表面にレジストを塗布し、これを感光、
現像した後前記ａ‐Ｓｉ：Ｈ膜４ａとｎ+ ‐ａ‐Ｓｉ：
Ｈ膜５ａをエッチング処理して、図２（ｃ）に示すよう
に、能動層４とｎ+ 層５とからなるアイランド９を形成
する。 （４）ついで、図２（ｄ）に示すようにこれらの上にイ
ンジウム、スズ酸化物からなる透明導電膜（以下、ＩＴ
Ｏ膜と略称する）６ａを形成する。 （５）この後ＩＴＯ膜６ａをフォトリソグラフィー技術
を用いて図２（ｅ）に示す形状に形成して画素電極６と
する。この際エッチャントには、通常塩酸硝酸混合系の
ものが用いられる。 （６）次に図２（ｆ）に示すようにこれらの上にアルミ
ニウム（Ａｌ）やクロム（Ｃｒ）からなる膜８７を形成
する。 （７）ついで、この膜８７をフォトリソグラフィー技術
を用いてパターンニングしてソース電極８、ドレン電極
７を形成すると、図２（ｇ）に示したＴＦＴを備えた液
晶パネルが得られる。
極２を形成する。 （２）ついでこの上に、図２（ｂ）に示すように、ゲー
ト絶縁膜３とＴＦＴの能動層４になるａ‐Ｓｉ：Ｈ膜４
ａと、ｎ+ 層５になるｎ+‐ａ‐Ｓｉ：Ｈ膜５ａとを形
成する。 （３）次にこの表面にレジストを塗布し、これを感光、
現像した後前記ａ‐Ｓｉ：Ｈ膜４ａとｎ+ ‐ａ‐Ｓｉ：
Ｈ膜５ａをエッチング処理して、図２（ｃ）に示すよう
に、能動層４とｎ+ 層５とからなるアイランド９を形成
する。 （４）ついで、図２（ｄ）に示すようにこれらの上にイ
ンジウム、スズ酸化物からなる透明導電膜（以下、ＩＴ
Ｏ膜と略称する）６ａを形成する。 （５）この後ＩＴＯ膜６ａをフォトリソグラフィー技術
を用いて図２（ｅ）に示す形状に形成して画素電極６と
する。この際エッチャントには、通常塩酸硝酸混合系の
ものが用いられる。 （６）次に図２（ｆ）に示すようにこれらの上にアルミ
ニウム（Ａｌ）やクロム（Ｃｒ）からなる膜８７を形成
する。 （７）ついで、この膜８７をフォトリソグラフィー技術
を用いてパターンニングしてソース電極８、ドレン電極
７を形成すると、図２（ｇ）に示したＴＦＴを備えた液
晶パネルが得られる。
【０００５】
【発明が解決しようとする課題】ところが前記のような
ＴＦＴの構造及び製造方法ではＩＴＯ膜６ａ形成時に
は、酸化され易いｎ+ 層５がＯ2 をふくむＡｒプラズマ
に直接曝されてｎ+ 層５が変質する。更にＩＴＯ膜６ａ
をエッチングして画素電極６を形成するときには、ｎ+
層５が酸化性の強い塩酸硝酸混合系エッチャントに侵さ
れる。このため、従来のＴＦＴ及びその製造方法では、
ｎ+ 層５の電気的特性が損なわれ、ＴＦＴの性能を充分
向上できない問題があった。
ＴＦＴの構造及び製造方法ではＩＴＯ膜６ａ形成時に
は、酸化され易いｎ+ 層５がＯ2 をふくむＡｒプラズマ
に直接曝されてｎ+ 層５が変質する。更にＩＴＯ膜６ａ
をエッチングして画素電極６を形成するときには、ｎ+
層５が酸化性の強い塩酸硝酸混合系エッチャントに侵さ
れる。このため、従来のＴＦＴ及びその製造方法では、
ｎ+ 層５の電気的特性が損なわれ、ＴＦＴの性能を充分
向上できない問題があった。
【０００６】この発明は、前記事情に鑑みてなされたも
のでより良好な特性を有するＴＦＴ及びその製造方法を
提供することを目的とする。
のでより良好な特性を有するＴＦＴ及びその製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１のＴＦＴでは、
少なくともｎ+ 層とソース電極及びドレン電極との間に
金属製の保護層を形成することにより、前記課題の解決
を計った。又請求項２のＴＦＴの製造方法では、ｎ+ 層
上に金属製の保護層を形成した後に、透明導電膜よりな
る画素電極と、ソース電極及びドレン電極とを形成する
ことのよって前記課題の解決を図った。
少なくともｎ+ 層とソース電極及びドレン電極との間に
金属製の保護層を形成することにより、前記課題の解決
を計った。又請求項２のＴＦＴの製造方法では、ｎ+ 層
上に金属製の保護層を形成した後に、透明導電膜よりな
る画素電極と、ソース電極及びドレン電極とを形成する
ことのよって前記課題の解決を図った。
【０００８】
【作用】請求項１のＴＦＴは、少なくともｎ+ 層とソー
ス電極及びドレン電極との間に金属製の保護層が形成さ
れているので、この金属製保護層形成後に行われるＩＴ
Ｏ成膜工程時には、酸化され易いｎ+ 層が酸素を含むア
ルゴンプラズマに曝されることを防ぐことができる。更
にＩＴＯ膜をエッチング処理するときには、ｎ+層が酸
化性の強い塩酸硝酸混合系エッチャントに侵されるのを
防ぐことができる。また請求項２のＴＦＴの製造方法に
おいては、ｎ+ 層上に金属製の保護層を形成した後に透
明導電膜よりなる画素電極と、ソース電極及びドレン電
極とを形成するので、ＩＴＯ膜形成工程及びその後に行
われるＩＴＯ膜加工工程においてｎ+ 層が変質する恐れ
がなく、請求項１のＴＦＴに関して述べた前記作用と同
様の作用を得ることができる。
ス電極及びドレン電極との間に金属製の保護層が形成さ
れているので、この金属製保護層形成後に行われるＩＴ
Ｏ成膜工程時には、酸化され易いｎ+ 層が酸素を含むア
ルゴンプラズマに曝されることを防ぐことができる。更
にＩＴＯ膜をエッチング処理するときには、ｎ+層が酸
化性の強い塩酸硝酸混合系エッチャントに侵されるのを
防ぐことができる。また請求項２のＴＦＴの製造方法に
おいては、ｎ+ 層上に金属製の保護層を形成した後に透
明導電膜よりなる画素電極と、ソース電極及びドレン電
極とを形成するので、ＩＴＯ膜形成工程及びその後に行
われるＩＴＯ膜加工工程においてｎ+ 層が変質する恐れ
がなく、請求項１のＴＦＴに関して述べた前記作用と同
様の作用を得ることができる。
【０００９】
【実施例】以下、図面を参照して本発明のＴＦＴ及びそ
の製造方法を詳しく説明する。なお前記従来例と同一構
成部分には、同一符号を付して説明を簡略化する。
の製造方法を詳しく説明する。なお前記従来例と同一構
成部分には、同一符号を付して説明を簡略化する。
【００１０】図１（ｇ）はこの発明に係るＴＦＴの一実
施例を示すものである。このＴＦＴの基板１はコーニン
グ製のガラス７０５９で形成されている。又ゲート電極
２は、クロム（Ｃｒ）、タングステン（Ｗ）またはモリ
ブデン（Ｍｏ）などをスッパタ成膜法によって成膜する
ことによって作成されている。このゲート電極は、膜厚
は１０００オンク゛ストローム 程度に形成されている。
施例を示すものである。このＴＦＴの基板１はコーニン
グ製のガラス７０５９で形成されている。又ゲート電極
２は、クロム（Ｃｒ）、タングステン（Ｗ）またはモリ
ブデン（Ｍｏ）などをスッパタ成膜法によって成膜する
ことによって作成されている。このゲート電極は、膜厚
は１０００オンク゛ストローム 程度に形成されている。
【００１１】上記のゲート電極２の上は、ゲート絶縁膜
３とＴＦＴの能動層４と、更にｎ+層５が形成されてい
る。ゲート絶縁膜３は窒化シリコン製であり、その膜厚
は１５００から２０００オンク゛ストローム 程度である。このゲ
ート絶縁膜３は、プラズマエンハンストＣＶＤ法（以下
ＰＥＣＶＤ法と略称する）によって形成されている。能
動層４は、ａ‐Ｓｉ：Ｈ膜のものでＰＥＣＶＤ法により
１０００から２０００オンク゛ストローム 程度の膜厚に形成され
ている。
３とＴＦＴの能動層４と、更にｎ+層５が形成されてい
る。ゲート絶縁膜３は窒化シリコン製であり、その膜厚
は１５００から２０００オンク゛ストローム 程度である。このゲ
ート絶縁膜３は、プラズマエンハンストＣＶＤ法（以下
ＰＥＣＶＤ法と略称する）によって形成されている。能
動層４は、ａ‐Ｓｉ：Ｈ膜のものでＰＥＣＶＤ法により
１０００から２０００オンク゛ストローム 程度の膜厚に形成され
ている。
【００１２】ｎ+ 層５は、リンをドーピングしたｎ+ ａ
‐Ｓｉ：Ｈによって形成されており、その膜厚は、１０
０オンク゛ストローム から５００オンク゛ストローム である。このｎ+ 層
５もＰＥＣＶＤ法より形成されている。
‐Ｓｉ：Ｈによって形成されており、その膜厚は、１０
０オンク゛ストローム から５００オンク゛ストローム である。このｎ+ 層
５もＰＥＣＶＤ法より形成されている。
【００１３】上記ｎ+ 層５の上には、金属製の保護層１
０が形成されている。この保護層１０は塩酸硝酸混合系
エッチャントに強くマイグレイトし難い材料であるＣｒ
・Ｔｉ・Ｍｏ・Ｗなどによって形成されている。又材料
の種類増加を避けるため、この保護層１０はソース電極
８やドレン電極７と同じ材料によって形成されることが
望ましい。 この保護層１０の膜厚は、１００オンク゛ストロー
ム から５００オンク゛ストローム 程度であることが望ましい。
０が形成されている。この保護層１０は塩酸硝酸混合系
エッチャントに強くマイグレイトし難い材料であるＣｒ
・Ｔｉ・Ｍｏ・Ｗなどによって形成されている。又材料
の種類増加を避けるため、この保護層１０はソース電極
８やドレン電極７と同じ材料によって形成されることが
望ましい。 この保護層１０の膜厚は、１００オンク゛ストロー
ム から５００オンク゛ストローム 程度であることが望ましい。
【００１４】この膜厚を前記に設定した理由は次の通り
である。即ち５００オンク゛ストローム を越えると後述するアイ
ランド１１の側部の段差が大きくなりすぎてソース電極
８、ドレン電極７となる膜を形成する際にステップカバ
ーレージの面で不利になる。また逆に１００オンク゛ストローム
より小になると保護層１０が全面に形成されない場合が
生じ保護層１０としての特性低下を招く。
である。即ち５００オンク゛ストローム を越えると後述するアイ
ランド１１の側部の段差が大きくなりすぎてソース電極
８、ドレン電極７となる膜を形成する際にステップカバ
ーレージの面で不利になる。また逆に１００オンク゛ストローム
より小になると保護層１０が全面に形成されない場合が
生じ保護層１０としての特性低下を招く。
【００１５】ソース電極８、ドレン電極７はスパッタ成
膜法によってＡｌとＣｒを順次積層したものでＡｌ層、
Ｃｒ層、の各々の厚さは、Ａｌ／Ｃｒ＝２０００／１０
００から４０００／１０００オンク゛ストローム の範囲に設定さ
れている。
膜法によってＡｌとＣｒを順次積層したものでＡｌ層、
Ｃｒ層、の各々の厚さは、Ａｌ／Ｃｒ＝２０００／１０
００から４０００／１０００オンク゛ストローム の範囲に設定さ
れている。
【００１６】前記ドレン電極７は、画素電極６と接続さ
れてる。この画素電極６はＩＴＯをスパッタ成膜するこ
とにより形成したもので１０００オンク゛ストローム から２００
０オンク゛ストローム の厚さに形成されている。図３（ｇ）及び
図４（ｇ）はこの発明に係わるＴＦＴの他の実施例を示
すものである。この実施例では、ｎ+ 層５の表面にのみ
金属製の保護層１０が形成される構造となっているが、
この構造でも前記実施例と同様の作用効果が発揮され
る。
れてる。この画素電極６はＩＴＯをスパッタ成膜するこ
とにより形成したもので１０００オンク゛ストローム から２００
０オンク゛ストローム の厚さに形成されている。図３（ｇ）及び
図４（ｇ）はこの発明に係わるＴＦＴの他の実施例を示
すものである。この実施例では、ｎ+ 層５の表面にのみ
金属製の保護層１０が形成される構造となっているが、
この構造でも前記実施例と同様の作用効果が発揮され
る。
【００１７】次に図１の（ａ）から（ｇ）に沿って前記
ＴＦＴの製造方法の一実施例を説明する。
ＴＦＴの製造方法の一実施例を説明する。
【００１８】この製造方法においては、まず、図１
（ａ）に示すように、基板１上にゲート電極２を形成す
る。ついで図１（ｂ）に示されるように、この上にゲ
ート絶縁膜３を積層し、続いて能動層４となる膜、さら
にリンがドーピングされたｎ+ 層５となる膜５ａを形成
し所定の形状に加工し能動層４およびｎ+ 層５を形成す
る。続いて図１（ｃ）に示すように、このｎ+ 層５を
覆うように、金属製の保護膜１０となる膜１０ａを形成
する。金属製の保護層１０となる膜１０ａを形成した
後、この上にレジストを塗布し、これを感光現像しパタ
ーニングした後エッチング処理して、図１（ｄ）にある
通り、前記能動層４とｎ+ 層５と金属製の保護層１０か
らなるアイランド１１を形成する。使用するエッチャン
トとしては、金属製の保護層１０となる膜１０ａの素材
毎に適したものがありそれは以下の通りである。金属製
の保護層１０となる膜１０ａの素材がＣｒで形成されて
いる場合に用いるエッチャントとしては、硝酸第２セリ
ウム１７ｇ、過塩素酸５ｃｃ、水１００ｃｃの割合で混
合された混合溶液が適している。Ｗの場合は、ヘキサシ
アノ第一鉄酸カリウム（赤血塩）０．１Ｍと水酸化カリ
ウム０．２５Ｍ、第一リン酸アンモニウム０．２５Ｍの
割合で混合された混合水溶液を用いて電解エッチングす
るとよい。また、Ｔｉの場合は、エッチャントとしてフ
ッ酸：硝酸：水＝１：１：５０の割合の溶液を用いるこ
とが望ましく、Ｍｏの場合はリン酸：硝酸：水＝５：
１：４の割合の溶液が適している。以上のようにして
アイランド１１を形成した後は、図１（ｅ）の様に、こ
のアイランド１１とゲート絶縁膜３の上にＩＴＯ膜６ａ
をスパッタ成膜法により形成する。更に、ＩＴＯ膜６
ａを図１（ｆ）で示す形状に塩酸硝酸混合系エッチャン
トを用いてエッチング処理して、画素電極６とする。
画素電極６形成後、これらの上にＡｌやＣｒからなる膜
を形成しその後フォトリソグラフィー技術により図１
（ｇ）のようにソース電極８及びドレン電極７を形成す
る。
（ａ）に示すように、基板１上にゲート電極２を形成す
る。ついで図１（ｂ）に示されるように、この上にゲ
ート絶縁膜３を積層し、続いて能動層４となる膜、さら
にリンがドーピングされたｎ+ 層５となる膜５ａを形成
し所定の形状に加工し能動層４およびｎ+ 層５を形成す
る。続いて図１（ｃ）に示すように、このｎ+ 層５を
覆うように、金属製の保護膜１０となる膜１０ａを形成
する。金属製の保護層１０となる膜１０ａを形成した
後、この上にレジストを塗布し、これを感光現像しパタ
ーニングした後エッチング処理して、図１（ｄ）にある
通り、前記能動層４とｎ+ 層５と金属製の保護層１０か
らなるアイランド１１を形成する。使用するエッチャン
トとしては、金属製の保護層１０となる膜１０ａの素材
毎に適したものがありそれは以下の通りである。金属製
の保護層１０となる膜１０ａの素材がＣｒで形成されて
いる場合に用いるエッチャントとしては、硝酸第２セリ
ウム１７ｇ、過塩素酸５ｃｃ、水１００ｃｃの割合で混
合された混合溶液が適している。Ｗの場合は、ヘキサシ
アノ第一鉄酸カリウム（赤血塩）０．１Ｍと水酸化カリ
ウム０．２５Ｍ、第一リン酸アンモニウム０．２５Ｍの
割合で混合された混合水溶液を用いて電解エッチングす
るとよい。また、Ｔｉの場合は、エッチャントとしてフ
ッ酸：硝酸：水＝１：１：５０の割合の溶液を用いるこ
とが望ましく、Ｍｏの場合はリン酸：硝酸：水＝５：
１：４の割合の溶液が適している。以上のようにして
アイランド１１を形成した後は、図１（ｅ）の様に、こ
のアイランド１１とゲート絶縁膜３の上にＩＴＯ膜６ａ
をスパッタ成膜法により形成する。更に、ＩＴＯ膜６
ａを図１（ｆ）で示す形状に塩酸硝酸混合系エッチャン
トを用いてエッチング処理して、画素電極６とする。
画素電極６形成後、これらの上にＡｌやＣｒからなる膜
を形成しその後フォトリソグラフィー技術により図１
（ｇ）のようにソース電極８及びドレン電極７を形成す
る。
【００１９】以上説明したようにこの実施例ＴＦＴは、
ｎ+ 層５上に金属製の保護層１０が形成されているの
で、ＩＴＯ成膜工程時には、酸化され易いｎ+ 層５が酸
素を含むアルゴンプラズマに曝されることを防ぐことが
できる。更にＩＴＯ膜６ａをエッチングするときには、
ｎ+ 層５が酸化性の強い塩酸硝酸混合系エッチャントに
侵浸されるのを防ぐことができる。従ってこの実施例の
ＴＦＴは、ｎ+ 層５の電気的特性が損なわれる事なく、
ＴＦＴの性能が充分向上したものとなった。
ｎ+ 層５上に金属製の保護層１０が形成されているの
で、ＩＴＯ成膜工程時には、酸化され易いｎ+ 層５が酸
素を含むアルゴンプラズマに曝されることを防ぐことが
できる。更にＩＴＯ膜６ａをエッチングするときには、
ｎ+ 層５が酸化性の強い塩酸硝酸混合系エッチャントに
侵浸されるのを防ぐことができる。従ってこの実施例の
ＴＦＴは、ｎ+ 層５の電気的特性が損なわれる事なく、
ＴＦＴの性能が充分向上したものとなった。
【００２０】次に図３（ａ）から（ｇ）に沿って本発明
にかかわるＴＦＴの製造方法の他の実施例を説明する。
にかかわるＴＦＴの製造方法の他の実施例を説明する。
【００２１】この製造方法においては、まず、図３
（ａ）に示すように、基板１上にゲート電極２を形成す
る。ついで図３（ｂ）に示されるように、この上にゲ
ート絶縁膜３を積層し、続いて能動層４となる膜４ａ、
さらにリンがドーピングされたｎ+ 層５となる膜５ａを
形成する。続いて図３（ｃ）に示すように、このｎ+
層５を覆うように、金属製の保護膜１０となる膜１０ａ
を形成する。金属製の保護層１０となる膜１０ａを形
成した後、この上にレジストを塗布し、これを感光現像
しパターニングした後エッチング処理して、図３（ｄ）
にある通り、前記能動層４とｎ+ 層５と金属製の保護層
１０からなるアイランド１１を形成する。以上のよう
にしてアイランド１１を形成した後は、図３（ｅ）の様
に、このアイランド１１とゲート絶縁膜３の上にＩＴＯ
膜６ａをスパッタ成膜法により形成する。更に、ＩＴ
Ｏ膜６ａを図３（ｆ）で示す形状にエッチング処理し
て、画素電極６とする。画素電極６形成後、これらの
上にＡｌやＣｒからなる膜を形成しその後フォトリソグ
ラフィー技術により図３（ｇ）のようにソース電極８及
びドレン電極７を形成する。
（ａ）に示すように、基板１上にゲート電極２を形成す
る。ついで図３（ｂ）に示されるように、この上にゲ
ート絶縁膜３を積層し、続いて能動層４となる膜４ａ、
さらにリンがドーピングされたｎ+ 層５となる膜５ａを
形成する。続いて図３（ｃ）に示すように、このｎ+
層５を覆うように、金属製の保護膜１０となる膜１０ａ
を形成する。金属製の保護層１０となる膜１０ａを形
成した後、この上にレジストを塗布し、これを感光現像
しパターニングした後エッチング処理して、図３（ｄ）
にある通り、前記能動層４とｎ+ 層５と金属製の保護層
１０からなるアイランド１１を形成する。以上のよう
にしてアイランド１１を形成した後は、図３（ｅ）の様
に、このアイランド１１とゲート絶縁膜３の上にＩＴＯ
膜６ａをスパッタ成膜法により形成する。更に、ＩＴ
Ｏ膜６ａを図３（ｆ）で示す形状にエッチング処理し
て、画素電極６とする。画素電極６形成後、これらの
上にＡｌやＣｒからなる膜を形成しその後フォトリソグ
ラフィー技術により図３（ｇ）のようにソース電極８及
びドレン電極７を形成する。
【００２２】以上説明したようにこの実施例ＴＦＴは、
ｎ+ 層５上に金属製の保護層１０が形成されているの
で、アイランド形成時にｎ+層５に直接レジストやエッ
チャントが接することがなく、ｎ+ 層５のレジストによ
る汚染を避けるという効果も期待できる。又ＩＴＯ成膜
工程時には、酸化され易いｎ+ 層５が酸素を含むアルゴ
ンプラズマに曝されることをを防止できることる事、更
にＩＴＯ膜６ａをエッチングするときには、ｎ+ 層５が
酸化性の強い塩酸硝酸混合系エッチャントに侵されるの
を防ぐことができることは先に示した実施例と同様であ
る。
ｎ+ 層５上に金属製の保護層１０が形成されているの
で、アイランド形成時にｎ+層５に直接レジストやエッ
チャントが接することがなく、ｎ+ 層５のレジストによ
る汚染を避けるという効果も期待できる。又ＩＴＯ成膜
工程時には、酸化され易いｎ+ 層５が酸素を含むアルゴ
ンプラズマに曝されることをを防止できることる事、更
にＩＴＯ膜６ａをエッチングするときには、ｎ+ 層５が
酸化性の強い塩酸硝酸混合系エッチャントに侵されるの
を防ぐことができることは先に示した実施例と同様であ
る。
【００２３】この実施例のＴＦＴの製造方法に於いて
も、ｎ+ 層５となる膜５ａを形成した後、金属製の保護
層１０となる膜１０ａを積層し、続いてフォトプロセス
によりこれらの膜をエッチング処理してアイランド１１
を形成するので、上述のように製造時にｎ+ 層５が変質
される恐れがない。従って、この実施例のＴＦＴの製造
方法によっても電気的特性が損なわれることがなく、性
能のよいＴＦＴを製造できる。
も、ｎ+ 層５となる膜５ａを形成した後、金属製の保護
層１０となる膜１０ａを積層し、続いてフォトプロセス
によりこれらの膜をエッチング処理してアイランド１１
を形成するので、上述のように製造時にｎ+ 層５が変質
される恐れがない。従って、この実施例のＴＦＴの製造
方法によっても電気的特性が損なわれることがなく、性
能のよいＴＦＴを製造できる。
【００２４】上記製造方法の手順によれば、図４に示し
た他の実施例の構造も、実現できることは言うまでもな
い。
た他の実施例の構造も、実現できることは言うまでもな
い。
【００２５】
【発明の効果】以上説明したように請求項１のＴＦＴ
は、少なくともｎ+ 層とソース電極及びドレン電極との
間に金属製の保護層が形成された構造であるので、ＩＴ
Ｏ成膜工程時には、この金属製の保護層が酸化され易い
ｎ+ 層が酸素を含むアルゴンプラズマに曝されることを
防ぐ。更にＩＴＯ膜をエッチングする際にも、ｎ+ 層が
酸化性の強い塩酸硝酸混合系エッチャント等に浸される
のを防ぐ事ができる。従って請求項１のＴＦＴによれば
製造時、ｎ+ 層が変質するのを避けることができるた
め、請求項１のＴＦＴは電気的特性が充分生かされたも
のとなる。又、請求項２のＴＦＴの製造方法において
は、ｎ+ 層上に金属製の保護膜を形成した後に透明導電
膜よりなる画素電極とソース電極及びドレン電極とを形
成するので、製造時ｎ+ 層が変質するのを回避すること
ができる。従って、本発明のＴＦＴの製造方法によれ
ば、ｎ+ 層の電気的特性が損なわれる事がなく、より性
能の良好なＴＦＴを製造することが可能となる。
は、少なくともｎ+ 層とソース電極及びドレン電極との
間に金属製の保護層が形成された構造であるので、ＩＴ
Ｏ成膜工程時には、この金属製の保護層が酸化され易い
ｎ+ 層が酸素を含むアルゴンプラズマに曝されることを
防ぐ。更にＩＴＯ膜をエッチングする際にも、ｎ+ 層が
酸化性の強い塩酸硝酸混合系エッチャント等に浸される
のを防ぐ事ができる。従って請求項１のＴＦＴによれば
製造時、ｎ+ 層が変質するのを避けることができるた
め、請求項１のＴＦＴは電気的特性が充分生かされたも
のとなる。又、請求項２のＴＦＴの製造方法において
は、ｎ+ 層上に金属製の保護膜を形成した後に透明導電
膜よりなる画素電極とソース電極及びドレン電極とを形
成するので、製造時ｎ+ 層が変質するのを回避すること
ができる。従って、本発明のＴＦＴの製造方法によれ
ば、ｎ+ 層の電気的特性が損なわれる事がなく、より性
能の良好なＴＦＴを製造することが可能となる。
【００２６】
【図面の簡単な説明】
【図１】本発明のＴＦＴの製造方法の一実施例を示すも
ので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、金属製保護膜の形成工程を示す断面図 （ｄ）は、アイランド形成工程を示す断面図 （ｅ）は、ＩＴＯ成膜工程を示す断面図 （ｆ）は、ＩＴＯ加工工程を示す断面図 （ｇ）は、本発明のＴＦＴを備えたＬＣＤの要部を示す
概略断面図
ので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、金属製保護膜の形成工程を示す断面図 （ｄ）は、アイランド形成工程を示す断面図 （ｅ）は、ＩＴＯ成膜工程を示す断面図 （ｆ）は、ＩＴＯ加工工程を示す断面図 （ｇ）は、本発明のＴＦＴを備えたＬＣＤの要部を示す
概略断面図
【図２】従来のＴＦＴ製造方法の一例を示すもので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、アイランド形成工程を示す断面図 （ｄ）は、ＩＴＯ成膜工程を示す断面図 （ｅ）は、ＩＴＯ加工工程を示す断面図 （ｆ）は、ソース、ドレン電極用の膜を形成する工程を
示す断面図 （ｇ）は、従来のＴＦＴを備えたＬＣＤの要部を示す概
略断面図
す断面図 （ｃ）は、アイランド形成工程を示す断面図 （ｄ）は、ＩＴＯ成膜工程を示す断面図 （ｅ）は、ＩＴＯ加工工程を示す断面図 （ｆ）は、ソース、ドレン電極用の膜を形成する工程を
示す断面図 （ｇ）は、従来のＴＦＴを備えたＬＣＤの要部を示す概
略断面図
【図３】本発明のＴＦＴの製造方法の他の実施例を示す
もので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、金属製保護膜の形成工程を示す断面図 （ｄ）は、アイランド形成工程を示す断面図 （ｅ）は、ＩＴＯ成膜工程を示す断面図 （ｆ）は、ＩＴＯ加工工程を示す断面図 （ｇ）は、本発明のＴＦＴを備えたＬＣＤの要部を示す
概略断面図
もので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、金属製保護膜の形成工程を示す断面図 （ｄ）は、アイランド形成工程を示す断面図 （ｅ）は、ＩＴＯ成膜工程を示す断面図 （ｆ）は、ＩＴＯ加工工程を示す断面図 （ｇ）は、本発明のＴＦＴを備えたＬＣＤの要部を示す
概略断面図
【図４】本発明のＴＦＴの製造方法の別の実施例を示す
もので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、金属製保護膜の形成工程を示す断面図 （ｄ）は、アイランド形成工程を示す断面図 （ｅ）は、ＩＴＯ成膜工程を示す断面図 （ｆ）は、ＩＴＯ加工工程を示す断面図 （ｇ）は、本発明のＴＦＴを備えたＬＣＤの要部を示す
概略断面図
もので （ａ）は、ゲート電極形成工程を示す断面図 （ｂ）は、ゲート絶縁膜、能動膜、ｎ+ 層形成工程を示
す断面図 （ｃ）は、金属製保護膜の形成工程を示す断面図 （ｄ）は、アイランド形成工程を示す断面図 （ｅ）は、ＩＴＯ成膜工程を示す断面図 （ｆ）は、ＩＴＯ加工工程を示す断面図 （ｇ）は、本発明のＴＦＴを備えたＬＣＤの要部を示す
概略断面図
１ 基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ａ 能動層となるａ‐Ｓｉ：Ｈ 膜 ４ 能動層 ５ａ ｎ+ 層となるｎ+ ａ‐Ｓｉ：Ｈ膜 ５ ｎ+ 層 ６ａ ＩＴＯ膜 ６ 画素電極 ７ ドレン電極 ８ ソース電極 ９ 能動膜、ｎ+ 層からなるアイランド １０ａ 金属製の保護層となる膜 １０ 金属製の保護層 １１ 能動膜、ｎ+ 層及び金属性の保護層とからなるア
イランド ８７ ソース、ドレン電極となる膜
イランド ８７ ソース、ドレン電極となる膜
Claims (2)
- 【請求項１】 少なくとも、ｎ+ 層とソース電極及びド
レン電極との間に金属製の保護層を形成したことを特徴
とする薄膜トランジスタ。 - 【請求項２】 ｎ+ 層上に金属製の保護層を形成した後
に、透明導電膜よりなる画素電極と、ソース電極及びド
レン電極とを形成することを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2655591A JPH0548106A (ja) | 1991-02-20 | 1991-02-20 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2655591A JPH0548106A (ja) | 1991-02-20 | 1991-02-20 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548106A true JPH0548106A (ja) | 1993-02-26 |
Family
ID=12196781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2655591A Pending JPH0548106A (ja) | 1991-02-20 | 1991-02-20 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548106A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647354A1 (en) * | 1993-03-31 | 1995-04-12 | Lüder, Ernst, Prof. Dr.-Ing. habil. | Process for manufacturing an active matrix display |
| CN1066573C (zh) * | 1995-05-19 | 2001-05-30 | 南亚塑胶工业股份有限公司 | 一种薄膜晶体管的制造方法 |
| KR101158896B1 (ko) * | 2005-10-28 | 2012-06-25 | 삼성전자주식회사 | 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183971A (ja) * | 1985-02-08 | 1986-08-16 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
-
1991
- 1991-02-20 JP JP2655591A patent/JPH0548106A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183971A (ja) * | 1985-02-08 | 1986-08-16 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647354A1 (en) * | 1993-03-31 | 1995-04-12 | Lüder, Ernst, Prof. Dr.-Ing. habil. | Process for manufacturing an active matrix display |
| EP0647354A4 (en) * | 1993-03-31 | 1995-08-30 | Advanced Tech Incubator | MANUFACTURING METHOD FOR ACTIVE MATRIX SCREEN. |
| CN1066573C (zh) * | 1995-05-19 | 2001-05-30 | 南亚塑胶工业股份有限公司 | 一种薄膜晶体管的制造方法 |
| KR101158896B1 (ko) * | 2005-10-28 | 2012-06-25 | 삼성전자주식회사 | 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널 |
| TWI413256B (zh) * | 2005-10-28 | 2013-10-21 | Samsung Display Co Ltd | 薄膜電晶體，其製造方法，具有該薄膜電晶體之液晶顯示器面板及具有該薄膜電晶體之電激發光顯示器面板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |