JPH05251701A - 薄膜トランジスタの形成方法 - Google Patents

薄膜トランジスタの形成方法

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JPH05251701A
JPH05251701A JP4731492A JP4731492A JPH05251701A JP H05251701 A JPH05251701 A JP H05251701A JP 4731492 A JP4731492 A JP 4731492A JP 4731492 A JP4731492 A JP 4731492A JP H05251701 A JPH05251701 A JP H05251701A
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film
forming
gate electrode
electrode
gate
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JP4731492A
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Atsuyuki Hoshino
淳之 星野
Junichi Watabe
純一 渡部
Kazumasa Nomura
和正 野村
Kiyohisa Kosugi
清久 小杉
Shinichi Soeda
信一 添田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
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    • H01L29/66742—Thin film unipolar transistors
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Abstract

(57)【要約】 【目的】アクティブマトリクス駆動方式の液晶表示パネ
ル等に使用される薄膜トランジスタの形成方法に関し、
そのゲート電極の酸化を防止して歩留りの向上とトラン
ジスタ特性の安定化を図ることを目的とする。 【構成】ゲート電極Ｇを構成する膜のうちの一部の層を
酸化処理により透明化しない不透明導電材料により形成
するか、または、ゲート電極Ｇの上層部を耐酸性材料に
より形成している薄膜トランジスタを含み構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの形
成方法、より詳しくは、アクティブマトリクス駆動方式
の液晶表示パネル等に使用される薄膜トランジスタの形
成方法に関する。
【０００２】液晶表示パネル等のアクティブマトリクス
型表示パネルの駆動に使用される薄膜トランジスタ（Ｔ
ＦＴ）は、１つのパネルに多数個形成されるので、歩留
り向上のためには欠陥のないものが要求される。
【０００３】
【従来の技術】アクティブマトリクス駆動方式の液晶表
示パネルは、ドット表示を行う個々の画素に対応してマ
トリクス状にＴＦＴを複数個配設して各画素にメモリ機
能を持たせ、コントラストの良い多ラインの表示を可能
にしている。
【０００４】このような液晶表示パネルは、例えば多数
の補助容量バスライン，ゲートバスライン，ドレインバ
スラインをそれぞれＸ及びＹ方向に向けて配設し、それ
らのバスラインに駆動電圧を順次印加して、これら各バ
スラインの交差部に対応して配設したＴＦＴを選択駆動
することにより、所望の画素をドット表示するように構
成されている。
【０００５】このようなＴＦＴは図５に示すような平面
構造となり、そのＴＦＴは、透明絶縁性基板の上に形成
されたゲート電極Ｇと、この上の両脇に絶縁膜（不図
示）を介して形成されるソース電極Ｓ及びドレイン電極
Ｄとによって構成されている。そして、そのソース電極
Ｓには画素電極Ｐ、ドレイン電極Ｄにはドレインバスラ
インＤＢ、ゲート電極ＧにはゲートバスラインＧＢがそ
れぞれ接続されている。
【０００６】そこで次に、その製造工程の一例を図５に
基づいて簡単に説明するまず、図６(a) に示すように、
絶縁性の透明基板６１の上にアルミニウムよりなるゲー
ト電極Ｇを形成した後に、原子層堆積（atomic layer d
epodition;ＡＬＤ）法により酸化アルミニウム（Al2O3)
膜６２を全面に成長する。このＡＬＤ法は、例えば有機
アルミニウム蒸気と水蒸気とを透明基板６１に交互に供
給して、酸素とアルミニウムの各元素を交互に複数積層
して膜を形成するものである。
【０００７】この Al2O3膜６２を成長した後に、 SiN膜
６３、非晶質シリコン（a-Si) 膜６４、SiO2膜６５をプ
ラズマＣＶＤ法等により順に積層し、ついで、その上に
フォトレジスト６６を塗布する（図６(b))。
【０００８】そして、透明基板６１の下面から光を照射
し、アルミニウムよりなるゲート電極Ｇをマスクにして
フォトレジスト６６を露光する。この後に、図６(c) に
示すように、フォトレジスト６６を現像してレジストマ
スク６７を形成し、ついで、レジストマスク６７に覆わ
れないSiO2膜６５を例えば弗化アンモニウム系のエッチ
ング液により除去してゲート電極Ｇの上に選択的にSiO2
膜６５を残す。
【０００９】次に、SiO2膜６５の両側に導電膜６８を形
成し、これをパターニングしてソース電極Ｓ及びドレイ
ン電極Ｄを形成するとともに、ソース電極Ｓには画素電
極Ｐを接続し、ドレイン電極Ｄにはドレインバスライン
ＤＢを接続する（図６(d))。
【００１０】一方、ゲート電極ＧにゲートバスラインＧ
Ｂを接続する場合には、 Al2O3膜６２、 SiN膜６３にコ
ンタクトホールＣＨを設ける。このコンタクトホールＣ
Ｈの形成方法としては、図７(a),(b) に示すように、ゲ
ート電極Ｇの上方に窓７０を持つレジストマスク７１を
SiN膜６３の上に形成し、窓７０から露出した Al2O3膜
６２と SiN膜６３をウェットエッチングにより除去して
ンタクトホールＣＨを形成する。
【００１１】しかし、このエッチングにはHFとHNO3の混
合溶液を用いるのが一般的であり、これによればコンタ
クトホールＣＨから露出するゲート電極Ｇの表面が荒れ
てゲートバスラインＧＢとのコンタクトが悪くなる。
【００１２】このため、図７(c) に示すように、 Al2O3
膜６２と SiN膜６３を形成する際には、コンタクトホー
ル形成領域を覆うようなメタルマスク７２を用いてそれ
以外の領域に成長するようにしている。
【００１３】
【発明が解決しようとする課題】しかし、上記したＴＦ
Ｔの製造方法によれば、図６に示すように Al2O3膜６２
を形成する際に、構成元素である酸素がアルミニウムよ
りなるゲート電極Ｇの表面に付着し、その部分が酸化し
て透明化するので、ゲート電極Ｇの幅が不均一になり、
トランジスタ特性がばらついたり、これをマスクにして
形成されるレジストマスク６７のパターンが不均一にな
って歩留りが悪くなるといった問題が生じる。
【００１４】さらに、図７(c) に示すようにメタルマス
ク７２を使用して Al2O3膜６２を成長する際に Al2O3の
構成元素である酸素を供給すると、メタルマスク７２に
隠されたコンタクトホール形成領域のゲート電極Ｇの表
面が酸化されるためにゲートバスラインＧＢとの導通が
図れなくなるといった不都合がある。
【００１５】本発明はこのような問題に鑑みてなされた
ものであって、ＴＦＴのゲート電極の酸化を防止して歩
留りの向上とトランジスタ特性の安定化を図ることがで
きる薄膜トランジスタの形成方法を提供することを目的
とする。
【００１６】
【課題を解決するための手段】上記した課題は、図１〜
３に例示するように、基板１の上に、少なくとも一部の
層が酸化により透明化しない不透明導電材よりなるゲー
ト電極Ｇを形成する工程と、前記ゲート電極Ｇの上に酸
化膜６を成長してゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上に動作半導体層８を形成する工程と、
前記ゲート電極Ｇの上の領域で分離されるソース電極Ｓ
とドレイン電極Ｄを前記動作半導体層８の上に形成する
工程とを有することを特徴とする薄膜トランジスタの形
成方法により達成する。
【００１７】または、絶縁性透明基板１の上に、少なく
とも一部の層が酸化により透明化しない不透明導電材よ
りなるゲート電極Ｇを形成する工程と、前記ゲート電極
Ｇの上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜の上に動作半導体層８を積層する工程と、前記動作
半導体層８の上に絶縁性のチャネル領域被覆膜９を形成
し、該チャネル領域被覆膜９の上にフォトレジスト10を
塗布する工程と、前記絶縁性透明基板１の背面側から光
を照射し、前記ゲート電極Ｇをマスクにして前記フォト
レジスト10を露光した後に該フォトレジスト10を現像す
ることにより、前記ゲート電極Ｇ上方のソース・ドレイ
ン分離領域を覆うレジストマスク11を形成する工程と、
前記レジストマスク11から表出した前記チャネル領域被
覆膜９をエッチング除去して前記動作半導体層８を露出
させる工程と、前記チャネル領域被覆膜９に覆われなく
なった前記動作半導体層８の上に、導電材によりソース
電極Ｓとドレイン電極Ｄを形成する工程とを有すること
を特徴とする薄膜トランジスタの形成方法により達成す
る。
【００１８】または、前記ソース電極Ｓとドレイン電極
Ｄは、前記レジストマスク11を除去しないで前記動作半
導体層８の上に導電材を堆積した後に前記レジストマス
ク11を除去してパターニングするリフトオフ法によりパ
ターン化されていることを特徴とする請求項２記載の薄
膜トランジスタの形成方法により達成する。
【００１９】または、少なくとも端子部の上に耐酸性の
導電材層を有する膜によりゲート電極Ｇを形成する工程
と、前記ゲート電極Ｇの上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜の上に動作半導体層８を形成す
る工程と、前記ゲート電極Ｇの上方の領域で分離される
ソース電極Ｓとドレイン電極Ｄを前記動作半導体層８の
上に形成する工程と、マスク22を使用し、前記ゲート絶
縁膜を酸性溶液により選択的にエッチングし、前記ゲー
ト電極Ｇの前記端子部を露出するコンタクトホールＣＨ
を形成する工程と、前記マスク22を除去しない状態で透
明電極を成膜した後に、前記マスク22を除去して該透明
電極をリフトオフによりパターニングする工程とを有す
ることを特徴とする薄膜トランジスタの形成方法により
達成する。
【００２０】
【作 用】本発明によれば、ゲート電極Ｇを構成する膜
のうちの一部の層が、酸化処理により透明化しない不透
明導電材料によって構成されている。
【００２１】このため、酸化膜６により覆われるゲート
電極Ｇが安定した形状となり、これにより構成されるト
ランジスタは、閾値電圧が安定して特性が劣化せず、し
かも歩留りが向上する。
【００２２】また、ゲート電極Ｇをマスクに使用し、透
明基板１の背面側からフォトレジスト１０を露光してレ
ジストマスク１１を形成し、このレジストマスク１１を
用いてチャネル領域被覆膜９をパターニングする場合に
は、ゲート電極Ｇのパターンの平面形状は変化し難くな
り、これによってレジストマスク１１が安定した形状に
なるので、歩留りが向上する。
【００２３】しかも、ソース電極Ｓ及びドレイン電極Ｄ
をリフトオフ法により形成する際にそのレジストマスク
１１をそのままの状態で用いれば工程が短縮化し、スル
ープットが向上するとともに、位置合わせ精度が良くな
る。
【００２４】また、本発明によれば、ゲート電極Ｇの上
層部を耐酸性材料により形成している。したがって、ゲ
ート電極Ｇを覆うゲート絶縁膜にコンタクトホールＣＨ
を形成する際に酸性溶液を用いてもよくなり、図７(c)
に示すようなメタルマスクを使用してゲート絶縁膜を形
成する必要はなくなり、ゲート電極Ｇの表面の酸化によ
る高抵抗化が防止される。
【００２５】しかも、コンタクトホールCHを形成する際
に用いるマスク22をそのままにして透明電極を形成し、
ついで、マスク22をリフトオフすれば、コンタクトホー
ル内に入り込む透明電極のパターンが形成される。
【００２６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１〜３は、本発明の一実施例の形成工程を示す断面図
である。
【００２７】図において符号１は、燐ガラス、石英等よ
りなる絶縁性の透明基板である。まず、ドラム回転方式
であって対向ターゲット方式のマグネトロンスパッタ電
極を有し、かつ基板温度を２００℃まで昇温可能なＤＣ
スパッタリング装置（不図示）を使用する。そして、そ
の成膜室内に、ターゲットとしてアルミニウム（Al）と
チタン（Ti）を取付けるとももに、透明基板１をセット
する。
【００２８】そして、透明基板１を２００℃に加熱し、
放置冷却した後に室温下で図示しない回転ドラムを６回
転／分で回転させる。また、反応室内にアルゴンガスを
供給するとともに、成膜室内圧力を約０．００１Torrに
する。
【００２９】そして、図１(a) に示すように、透明基板
１の表面にAl膜２を５０nmの厚さに形成し、これに続い
て、回転ドラム回転速度、内部圧力、不活性ガスを変え
ず、真空を破らずに同一反応室内において、室温でAl膜
２の上に膜厚８０nmのTi膜３を形成する。
【００３０】次に、ＤＣスパッタリング装置から透明基
板１を取り出した後に、フォトレジストを塗布し、これ
を露光、現像して幅が５μｍのゲートパターン用のレジ
ストマスク４を形成する。
【００３１】ついで、BCl3とCl2 を含むガスを使用し、
ＲＩＥ法によってレジストマスク４に覆われないTi膜３
とAl膜２を連続してエッチング除去し、残存したAl膜２
及びTi膜３をゲート電極Ｇとする。その後、レジストマ
スク４を除去すると、図１(b) に示すような状態にな
る。
【００３２】次に、ＡＬＤ法によってゲート絶縁膜とな
るAl2O3 膜６を４００nmの厚さに形成する。この場合、
特開平2- 74029号公報に示すようなＡＬＤ装置を使用
し、N2ガスにより仕切られたAl(CH3)3雰囲気とH2O 雰囲
気に交互に透明基板１を移動させてAl2O3 を成長する。
なお、H2O 雰囲気の代わりにO2雰囲気にしてもよい。
【００３３】この工程において、ゲート電極Ｇの上層の
Ti膜３は酸化されずに不透明のままで存在する。つい
で、プラズマＣＶＤ法によりAl2O3 膜６の上に膜厚５０
nmの SiN膜７を積層し、さらにその上に膜厚２５nmの非
晶質シリコン（ａ-Si)動作半導体膜８、膜厚１４０nmの
SiO2チャネル領域被覆膜９を連続して成長させる。な
お、 SiN膜７は動作半導体膜８の界面を保障するために
形成している。
【００３４】そのSiN 膜７はSiH4とNH3 の混合ガスを用
いて形成し、ａ-Si 動作半導体膜８はSiH4を含むガス雰
囲気中で形成し、また、SiO2チャネル領域被覆膜９はSi
H4とN2O の混合ガス雰囲気中で成長される。この後に、
SiO2チャネル領域被覆膜９の上にフォトレジスト１０を
塗布すると、図１(c) に示すような状態になる。
【００３５】次に、図１(d) に示すように、透明基板１
の背面から光を照射してフォトレジスト１０を露光する
と、不透明なTi膜３を有するゲート電極Ｇはマスクとな
り、ゲート電極Ｇと同一パターンの潜像が自己整合的に
形成される。そして、フォトレジスト１０を現像し、潜
像を顕像化してレジストマスク１１を形成する。
【００３６】この後に、図２(e) に示すように、レジス
トマスク１１に覆われないSiO2チャネル領域被覆膜９を
弗化アンモニウム系のエッチング液により選択的にエッ
チングする。
【００３７】次に、図２(f) に示すように、レジストマ
スク１１を残したままで、PH3 を含むSiH4雰囲気でプラ
ズマＣＶＤ法によりｎ+ 型ａ-Si 膜１２を５０nmの厚さ
に形成する。続いて、真空蒸着法により膜厚１００nmの
Ti膜１３を透明基板１に対してほぼ垂直方向に堆積する
と、レジストマスク１１の側方でｎ+ 型ａ-Si 膜１２が
Ti膜１３に覆われずに露出した状態にある。
【００３８】この後に、塩素系ガスを用いて、レジスト
マスク１１の側方で露出したｎ+ 型ａ-Si 膜１２をプラ
ズマエッチング法により除去し、レジストマスク１１の
側面を表出させる。
【００３９】ついで、図２(g) に示すように、レジスト
マスクを溶剤により除去し、その上に堆積したTi膜１３
を選択的に除去する（リフトオフ法）。次に、図３(h)
に示すように、ゲート電極Ｇとその両側方のソース領域
及びドレイン領域を覆うレジストマスク１４を形成し、
このレジストマスク１４に覆われないTi膜１３、ｎ+ 型
ａ-Si 膜１２及びａ-Si 動作半導体膜８をＲＩＥ法によ
り連続的にエッチング除去して素子分離を行う。この場
合、エッチングガスとしてCCl4を９５％、O2を５％の割
合で混合したガスを用いる。
【００４０】ここで、図３(i) に示すように、ゲート電
極Ｇの上方のSiO2チャネル領域被覆膜９の両側にあるTi
膜１３をそれぞれソース電極Ｓ、ドレイン電極Ｄとし、
その下のｎ+ 型ａ-Si 膜１２をコンタクト層とする。
【００４１】なお、この状態でもゲート絶縁膜となるAl
2O3 膜６及び SiN膜７は全面を覆った状態になってい
る。次に、CrとTiとの二層膜を５００nm形成し、これを
フォトリソグラフィー法を用いてパターニングしてドレ
イン電極Ｄに接続するドレインバスラインＤＢを形成す
る。さらに、ＩＴＯ等の透明導電膜をスパッタ法により
積層し、これをパターニングしてソース電極Ｓに繋がる
画素電極Ｐを形成し、これにより薄膜トランジスタが完
成する。
【００４２】以上のような工程によれば、ゲート電極Ｇ
をAl膜２とTi膜３の２層構造とし、しかもその上層のTi
膜３はＡＬＤ法により透明化しないので、図１(c),(d)
に示すように、ゲート電極Ｇの幅が酸化により縮小化せ
ず、これをマスクにして形成されるフォトレジスト１０
のパターンが均一化するので、ソース電極Ｓやドレイン
電極Ｄの間隔が一定となって歩留りが向上し、しかも、
ゲート電極Ｇの抵抗もばらつかずにトランジスタの特性
が安定する。
【００４３】なお、上記したゲート電極Ｇの膜の構成
は、下層にAl膜、上層にTi膜を設けているが、その上下
を反対にしてもよいし、また少なくともいずれか一方を
複数層設けてサンドイッチ構造にしていもよい。この場
合、Al膜の一部は酸化されて透明化するが、Ti膜はその
ままであり、露光に支障をきたすことはないし、抵抗の
大幅な増加は阻止される。
【００４４】また、ゲート電極Ｇをパターニングする際
の膜は、酸化により透明化しない材料により構成すれば
よく、Al／Tiの他にTi、Cr、Mo、Ta、Ｗやそれらを含む
合金等を１層で構成したり、それらを一部の層に含む多
層構造の膜を用いてもよい。
【００４５】さらに、チャネル領域被覆膜９としてSiO2
の代わりに SiN、SiON等の他の絶縁膜を用いて形成して
もよい。 （ｂ）本発明の第２実施例の説明 ゲート電極を覆うAl2O3 膜にコンタクトホールを形成す
る方法としては、従来技術で述べたように、そのAl2O3
膜をエッチング技術を用いてパターニングする方法と、
Al2O3 膜を成長する際に金属マスクを使用する方法があ
るが、これによればゲート電極の上面がダメージを受け
たり、その上面が酸化する。
【００４６】そこで、ゲート電極の良好なコンタクトを
図るためには、以下に述べる技術を用いればよい。即
ち、図１(a) に示す工程においては、Al膜２の上にCr膜
２１膜を形成し、これら２つの膜２，２１を図１(b) に
示すようにパターングしてゲート電極Ｇを形成する。こ
の場合には図１(a) に示すレジストマスク４を使用し、
そして、レジストマスク４から露出したCr膜２１をCCl4
とO2の混合ガスを用いてＲＩＥ法によりエッチングした
後にBCL3とCL2 の混合ガスを用いてAl膜２をエッチング
する。
【００４７】これに続いて、第１実施例で述べたような
成膜工程、パターニング工程を経てＴＦＴを完成させ
る。そして、その後には図４(a),(b) に示すように、レ
ジストマスク２２を使用してゲート電極Ｇの端子部の上
のSiN 膜７と Al2O3膜６をＲＩＥ法により連続的にパタ
ーニングしてコンタクトホールＣＨを形成する。
【００４８】この場合、エッチングガスとしてHFとHNO3
のような酸性の混合溶液を用いてもゲート電極Ｇの上層
がCr膜２１により形成されているので、その溶液によっ
て表面が荒れることはない。
【００４９】したがって、ゲートバスラインとゲート電
極とのコンタクトの信頼性を高め歩留りが良くなる。こ
の実施例においては、ゲート電極Ｇの上層部をCr膜によ
って形成しているが保護膜のその他の材料として、耐酸
性の配線材料、例えばＩＴＯ(indium tin oxide)、Si等
の材料又はそれを含む合金を、少なくとも上層部に含む
膜を用いてもよい。
【００５０】また、コンタクトホールＣＨを形成する際
に用いるレジストマスク２２を設けたままで透明電極を
形成し、この後に、レジストマスク２２をリフトオフし
て透明電極をパターニングしてもよい。これにより透明
電極がコンタクトホールＣＨ内を充填したパターンが形
成される。
【００５１】なお、Cr、ＩＴＯ等の保護膜は、コンタク
トホール形成部分にのみ形成してもよい。また、その保
護膜の形成方法としてはスパッタのみならず、部分的に
形成する場合にはメタルマスクを用いて選択的に形成し
てもよい。
【００５２】
【発明の効果】以上述べたように本発明によれば、ゲー
ト電極を構成する膜のうちの一部の層を、酸化処理によ
り透明化しない不透明導電材料によって構成しているの
で、酸化膜により覆われるゲート電極が安定した形状と
なり、これにより構成されるトランジスタの閾値電圧を
安定化して特性を劣化させず、しかも歩留りを向上する
ことができる。
【００５３】また、ゲート電極をマスクに使用し、透明
基板の背面側からフォトレジストを露光してレジストマ
スクを形成し、このレジストマスクを用いてチャネル領
域被覆膜をパターニングする場合には、ゲート電極のパ
ターンの平面形状は変化し難くなり、これによってレジ
ストマスクを安定した形状にして、歩留りを向上するこ
とが可能になる。
【００５４】しかも、ソース電極及びドレイン電極をリ
フトオフ法により形成する際にそのレジストマスクをそ
のままの状態で用いれば工程を短縮化でき、スループッ
トを向上するとともに、位置合わせ精度を良くすること
ができる。
【００５５】また、本発明によれば、ゲート電極の上層
部を耐酸性材料により形成しているので、ゲート電極を
覆うゲート絶縁膜にコンタクトホールを形成する際に酸
性溶液を用いるようになり、図７(c) に示すようなメタ
ルマスクを使用して酸化膜を形成する必要はなくなり、
ゲート電極の表面の高抵抗化を防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施例の工程を示す断面図（その
１）である。
【図２】本発明の第１実施例の工程を示す断面図（その
２）である。
【図３】本発明の第１実施例の工程を示す断面図（その
３）である。
【図４】本発明の第２実施例の工程を示す断面図であ
る。
【図５】薄膜トランジスタの一例を示す平面図である。
【図６】従来装置の形成工程の第１例を示す断面図であ
る。
【図７】従来装置の形成工程の第２例を示す断面図であ
る。
【符号の説明】
１ 透明基板 ２ アルミニウム（Al）膜 ３、１３ チタン（Ti）膜 ４ レジストマスク ６ 酸化アルミニウム（Al2O3 ）膜 ７ シリコン窒化膜（SiN 膜） ８ 動作半導体膜 ９ チャネル領域被覆膜 １０ フォトレジスト １１ レジストマスク １２ ｎ+ 型ａ-Si 膜 ２１ クロム（Cr）膜 ２２ レジストマスク Ｇ ゲート電極 Ｄ ドレイン電極 Ｓ ソース電極 Ｐ 画素電極 ＤＢ ドレインバスライン ＧＢ ゲートバスライン ＣＨ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ (72)発明者 小杉 清久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 添田 信一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】基板（１）の上に、少なくとも一部の層が
    酸化により透明化しない不透明導電材よりなるゲート電
    極（Ｇ）を形成する工程と、 前記ゲート電極（Ｇ）の上に酸化膜（６）を成長してゲ
    ート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に動作半導体層（８）を形成する
    工程と、 前記ゲート電極（Ｇ）の上の領域で分離されるソース電
    極（Ｓ）とドレイン電極（Ｄ）を前記動作半導体層
    （８）の上に形成する工程とを有することを特徴とする
    薄膜トランジスタの形成方法。
  2. 【請求項２】絶縁性透明基板（１）の上に、少なくとも
    一部の層が酸化により透明化しない不透明導電材よりな
    るゲート電極（Ｇ）を形成する工程と、 前記ゲート電極（Ｇ）の上にゲート酸化膜を形成する工
    程と、 前記ゲート酸化膜の上に動作半導体層（８）を積層する
    工程と、 前記動作半導体層（８）の上に絶縁性のチャネル領域被
    覆膜（９）を形成し、該チャネル領域被覆膜（９）の上
    にフォトレジスト（10）を塗布する工程と、 前記絶縁性透明基板（１）の背面側から光を照射し、前
    記ゲート電極（Ｇ）をマスクにして前記フォトレジスト
    （10）を露光した後に該フォトレジスト（10）を現像す
    ることにより、前記ゲート電極（Ｇ）上方のソース・ド
    レイン分離領域を覆うレジストマスク（11）を形成する
    工程と、 前記レジストマスク（11）から表出した前記チャネル領
    域被覆膜（９）をエッチング除去して前記動作半導体層
    （８）を露出させる工程と、 前記チャネル領域被覆膜（９）に覆われなくなった前記
    動作半導体層（８）の上に、導電材によりソース電極
    （Ｓ）とドレイン電極（Ｄ）を形成する工程とを有する
    ことを特徴とする薄膜トランジスタの形成方法。
  3. 【請求項３】前記ソース電極（Ｓ）とドレイン電極
    （Ｄ）は、前記レジストマスク（11）を除去しないで前
    記動作半導体層（８）の上に導電材を堆積した後に前記
    レジストマスク（11）を除去してパターニングするリフ
    トオフ法によりパターン化されていることを特徴とする
    請求項２記載の薄膜トランジスタの形成方法。
  4. 【請求項４】少なくとも端子部の上に耐酸性の導電材層
    を有する膜によりゲート電極（Ｇ）を形成する工程と、 前記ゲート電極（Ｇ）の上にゲート絶縁膜を形成する工
    程と、 前記ゲート絶縁膜の上に動作半導体層（８）を形成する
    工程と、 前記ゲート電極（Ｇ）の上方の領域で分離されるソース
    電極（Ｓ）とドレイン電極（Ｄ）を前記動作半導体層
    （８）の上に形成する工程と、 マスク（２２）を使用し、前記ゲート絶縁膜を酸性溶液
    により選択的にエッチングし、前記ゲート電極（Ｇ）の
    前記端子部を露出するコンタクトホール（ＣＨ）を形成
    する工程と、 前記マスク（２２）を除去しない状態で透明電極を成膜
    した後に、前記マスク（２２）を除去して該透明電極を
    リフトオフによりパターニングする工程とを有すること
    を特徴とする薄膜トランジスタの形成方法。
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