JPH10256561A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
タにおいて、ゲート電極上の絶縁層のステップカバレー
ジの低下を防止し、かつ、前記第1金属層のヒロック
(hillock)の生成を防止する。 【解決手段】 基板上に第1金属層43と第2金属層4
5を連続して蒸着し、さらに所定幅(W1)を持つ感光
膜47を形成する(図5(a))。感光膜47をマスク
として第2金属層45を等方性のウェットエッチング方
法で感光膜の幅(W1)よりも1μm乃至4μm程度小
さな幅(W2)にパターニングする(図5(b))。次
に、感光膜47をマスクとして第1金属層43を異方性
エッチング方法で幅(W1)を持つようにパターニング
して積層構造のゲート電極を形成する(図5(c))。
1μm<W1−W2<4μmの関係にあればステップカ
バレージの低下とヒロックの両方を防止できる。
Description
id Crystal Display)の薄膜トランジスタ及びその製造
方法に係り、特にゲートを二層金属構造に形成する薄膜
トランジスタ及びその製造方法に関する。
チング素子と、光を透過するか反射する画素(pixel)
電極を基本単位とする画素とがマトリックス構造をもっ
て配列された構造を有する。前記で、スイッチング素子
はゲートとソース及びドレイン領域を合む薄膜トランジ
スタからなる。
抵抗を減らすためにアルミニウムを用いている。しか
し、ゲートをアルミニウムから形成すると、ヒロツク
(hillock)が発生するという問題点がある。
o)などの金属を覆う二重構造のゲートが提示された。
うのは、アルミニウムとモリブデンを順次蒸着した後に
一回のフォトリソグラフイ工程によってパターニングす
るということである。このような方法は積層された二重
金属が厚くて基板との段差が大きくなり、このため以後
に形成されるゲート酸化膜のステップカバレージ(step
coverage)が悪くなる。故に、ゲート酸化膜上に形成
されるソース及びドレイン領域はゲートと重畳する部分
と重畳しない部分が断絶されるか、或いはゲートと接触
して電気的に短絡されるという問題点があった。
ブデンの二重金属がそれぞれ段差を成すことによって以
後に形成されるゲート酸化膜のステップカバレージを向
上させるというゲートの形成方法が提示された。
る薄膜トランジスタの製造工程図である。
ルミニウムを蒸着して第1金属層13を形成し、第1金
属層13上に第1感光膜15を塗布する。そして、第1
感光膜15を、所定幅(W1)で持って、第1金属層1
3の所定部分以外の部分が露出されるように露光及び現
像する。
をマスクとして第1金属層13を、幅(W1)を持つよ
うにウエットエッチング方法でパターニングする。そし
て、第1感光膜15を除去した後、第1金属層13を覆
うように基板11上にモリブデン、タンタル(Ta)、
或いはコバルト(Co)のいずれかを蒸着して第2金属
層17を形成する。そして、第2金属層17上に第2感
光膜19を塗布する。
(W2)で持って、第1金属層13に対応する第2金属
層17上の所定部分以外の部分が露出されるように露光
及び現像する。
をマスクとして第2金属層17を、第1金属層13の幅
(W1)より小さい幅(W2)を持つようにウエットエ
ッチング方法でパターニングする。この時、パターニン
グされた第1及び第2金属層13,17は基板11と二
重段差をなす二層金属構造を有するゲート21となる。
前記で、ゲート21を、第2金属層17が第1金属層1
3の真ん中の部分に位置して幅が4μm以上、即ちW1
−W2≧4μmとなるように形成する。そして、第2感
光膜19を除去する。
基板11の表面にシリコン酸化物(SiO2)或いはシ
リコン窒化物(Si3N4)を単層或いは二重層に蒸着し
て第1絶縁膜23を形成する。そして、第1絶縁膜23
上に不純物がドーピングされていない多結晶シリコンと
不純物が高濃度でドーピングされた多結晶シリコンを連
続して蒸着して半導体層25とオーム接触層27を形成
する。その後、オーム接触層27及び半導体25を第1
絶縁膜23が露出されるようにフォトリソグラフィ方法
でパターニングする。
オーム接触層27上にアルミニウムなどの導電性金属を
積層した後、この導電性金属をフォトリソグラフィ方法
でパターニングしてソース及びドレイン電極29、31
を形成する。そして、ソース及びドレイン電極29,3
1をマスクとしてこのソース及びドレイン29、31の
間の、オーム接触層27の露出された部分をエッチング
して除去する。
全表面にシリコン酸化物或いはシリコン窒化物を蒸着し
て第2絶縁膜33を形成する。その次、第2絶縁膜33
をドレイン電極31の所定部分が露出されるように除去
してコンタクトホール35を形成する。その次、第2絶
縁膜33上に、コンタクトホール35を通じてドレイン
電極31と電気的に連結されるように、透明導電物質を
蒸着した後、フォトリソグラフィ方法でパターニングし
て画素電極37を形成する。
の製造方法は、二層金属構造を有するゲートにおいて、
第1金属層と第2金属層をそれぞれ他のマスクを用いる
フォトリソグラフィ工程によって形成してゲートと基板
が二重の段差を成すようにした。
は第1金属層の幅が第2金属層の幅より4μm以上大き
ければ、第2金属層が形成されていない第1金属層の両
側でヒロックが発生するという間題点があった。第1金
属層の幅が第2金属層の幅より4μm以上大きいと、下
側の金属層(例えばアルミニウム層)と上側の金属層
(例えばモリブデン層)との間の相互作用がそれほど強
くなく、ヒロックの発生を防止できないからである。言
い換えれば、下側の金属層上の上側の層の効果が弱いの
で、下側の層でヒロックは発生するのである。
と2回のフォトリソグラフィ工程が要るので、工程が複
雑になるだけでなく、第1金属層と第2金属層との間の
接触抵抗が増加するという間題点があった。
目的は、第2金属層が形成されていない、第1金属層上
の両側部分でヒロックが発生することを防止し得る薄膜
トランジスタを提供することにある。
し得る薄膜トランジスタの製造方法を提供することにあ
る。
第1金属層と第2金属層の間の接触抵抗を減らし得る薄
膜トランジスタの製造方法を提供することにある。
に、本発明による薄膜トランジスタのゲート電極は、第
1金属層と第2金属層の積層により形成されるととも
に、ゲート電極上の絶縁層のステップカバレージの低下
を防止し、かつ、前記第1金属層のヒロック(hilloc
k)の生成を防止するように、前記第1金属層の幅(W
1)が前記第2金属層の幅(W2)より大きい。
係る薄膜トランジスタの製造方法は、基板上に第1金属
層と第2金属層を連続して蒸着する工程と、前記第2金
属層の所定部分上に所定幅(W1)を持つ感光膜を形成
する工程と、前記感光膜をマスクとして前記第2金属層
を、前記第2金属層上の絶縁層のステップカバレージの
低下を防止し、かつ、前記第1金属層のヒロック(hill
ock)の生成を防止するように、等方性エッチング方法
で前記感光膜の幅(W1)より小さい幅(W2)を持つ
ようにパターニングする工程と、前記感光膜をマスクと
して前記第1金属層を異方性エッチング方法で前記幅
(W1)を持つようにパターニングすることにより、前
記第2金属層と積層された構造のゲートを形成する工程
と、前記感光膜を除去する工程とを備える。
係る薄膜トランジスタの製造方法は、基板上に第1金属
層と第2金属層を連続して蒸着する工程と、前記第2金
属層の所定部分上に所定幅(W1)を持つ感光膜を形成
する工程と、前記感光膜をマスクとして前記第1及び第
2金属層を前記所定幅(W1)を持つように異方性エッ
チングする工程と、前記感光膜をマスクとして前記第2
金属層を、前記第2金属層上の絶縁層のステップカバレ
ージの低下を防止し、かつ、前記第1金属層のヒロック
(hillock)の生成を防止するように、等方性エッチン
グ方法で前記感光膜の幅(W1)より小さい幅(W2)
を持つようにパターニングして前記第1金属層と二重層
をなすゲート電極を形成する工程と、前記感光膜を除去
する工程とを備える。
と前記第2金属層の幅(W2)との関係が、1μm<W
1−W2<4μmである。
を説明する。
面図であり、図4は図3のX−X線に沿って切った断面
図である。
1上に第1及び第2金属層43,45の二重層からなっ
たゲート49と、第1及び第2絶縁膜51,61と、半
導体層53と、オーム接触層55と、ソース及びドレイ
ン電極57,59と、画素電極65とからなる。
属層43と第2金属層45の二重層からなって形成され
る。前記で、第1金属層43はアルミニウム(Al)、
銅(Cu)、或いは金(Au)のいずれかの導電性金属
が蒸着されて形成され、所定幅(W1)を持つ。第2金
属層45は第1金属層43上にモリブデン(Mo)、タ
ンタル(Ta)、或いはコバルト(Co)のいずれかの
高融点金属が蒸着されて形成され、所定幅(W2)を持
つ。前記で、第1金属層43の幅(W1)は第2金属層
45の幅(W2)に比してlμmより大きく4μmより
小さく、即ち1μm<W1−W2<4μmとなるように
形成される。そして、第2金属層45は第1金属層43
の真ん中に位置するように形成されて、この第1金属層
43の、第2金属層45が形成されていない両側部分の
幅が等しくなる。第1金属層43の、第2金属層45が
形成されていない両側部分の幅のそれぞれが0.5μm
より大きく2μmより小さくなる。
化物(SiO2)或いはシリコン窒化物(Si3N4)が
単層或いは二重層に蒸着されて第1絶縁膜51を形成す
る。
に対応する部分に不純物がドーピングされていない非晶
質シリコンと不純物が高濃度でドーピングされた非晶質
シリコンが連続して蒸着され、パターニングされて半導
体層53とオーム接触層55が形成される。前記で、半
導体層53は素子の活性領域として用いられて、ゲート
49に印加される電圧によってチャネルが形成される。
また、オーム接触層55は半導体層53とソース及びド
レイン電極59との間をオーム接触させるもので、半導
体層53のチャネルが形成される部分には形成されな
い。
ム接触層55に接触され、第1絶縁膜51上の所定部分
に延長されるように形成される。
2)などの絶縁物質が半導体層53とソース及びドレイ
ン電極57,59と第1絶縁膜51とを覆うように蒸着
されて形成される。そして、ドレイン電極59上の第2
絶縁膜61が除去されてコンタクトホール63が形成さ
れ、このコンタクトホール63を通じてドレイン電極5
9と接触されるようにITO(Indium Tin Oxide)或い
は酒石酸化膜(SnO2)のいずれかの透明な導電物質
からなった画素電極65が形成される。
をなす第1及び第2金属層43,45において、第1金
属層43の、第2金属層45が形成されていない両側部
分幅のそれぞれが0.5μmより大きく2μmより小さ
く形成される。故に、第1金属層43の、第2金属層4
5が形成されていない両側部分幅のそれぞれが0.5μ
mより多ければ、ゲート49が二重の段差を持つことに
より、第1絶縁膜51のステップカバレージの低下を防
止することができ、また、2μmより小さければ、第1
金属層43のヒロックの生成を防止することができる。
μmより小さいと、ゲート絶縁層には、下側金属層及び
上側金属層を含む二重層化金属ゲートの深さ(depth)
に等しいステップ差(step difference)が生じる。そ
のため、ゲート絶縁層のステップカバレッジは好ましい
ものではなくなる。金属層の側部分幅が0.5μmより
大きいと、ゲート絶縁層には、ゲートの下側金属層の深
さ、あるいは上側金属層の深さのいずれかに等しいステ
ップ差が生じる。そのため、ゲート絶縁層のステップカ
バレッジを改善することができるのである。
薄膜トランジスタの製造工程図である。
ルミニウム(Al)、銅(Cu)、或いは金(Au)を
蒸着して第1金属層43を形成し、続いて、第1金属層
43上にモリブデン(Mo)、タンタル(Ta)、或い
はコバルト(Co)のいずれかを蒸着して第2金属層4
5を蒸着する。前記で、第1及び第2金属層43,45
をスパッタリング或いは化学気相蒸着(Chemical Vapor
Deposition:以下、「CVD」という)方法で真空状
態を破壊(break)せずに連続して蒸着して、それ
ぞれ厚さ500〜4000Å程度と厚さ500〜400
0Å程度に形成する。故に、第1及び第2金属層43,
45の間の接触抵抗を減少させることができる。
塗布した後、この感光膜47を、第2金属層45の所定
部分上に幅(W1)を持つように露光及び現像する。
スクとして燐酸(H3PO4)、酢酸(CH3COOH)
及び硝酸(HNO3)を混合したエッチング溶液で第2
金属層45をウェットエッチングしてパターニングす
る。この時、第2金属層45は等方性エッチングされる
ので、露出された部分のみならず感光膜47によって覆
われた部分もエッチングされて、感光膜47の幅(W
1)より小さい幅(W2)を持つようにパターニングさ
れて1μm<W1−W2<4μmの関係を維持すること
ができる。前記で、第2金属層45は感光膜47によっ
て覆われた部分の両側幅が同一にエッチングされるの
で、その一側幅が0.5μmより大きく、2μmより小
さくなる。また、第2金属層45のエッチングされた側
面は直角或いは傾くようになる。
クの発生率は少なくなる。したがって、幅の差W1−W
2は、下側金属層の深さを薄くすることにより、大きく
することができる。
o)層は、エッチャントを用いて同時にエッチングされ
る。このエッチャントは、燐酸(H3PO4)、酢酸(C
H3COOH)、硝酸(HNO3)及び水(H2O:蒸留
水)が混合比72,15,8及び6、あるいは、16,
2,2及び1、あるいは、85,5,5及び5で混合さ
れたものである。
スクとして第1金属層43を反応性イオンエッチング
(Reactive Ion Etching:以下、「RIE」という)な
どの異方性エッチング特性を持つドライ方法でエッチン
グしてパターニングする。このとき、第1金属層43は
感光膜47が覆われた部分以外の部分がエッチングされ
るので、感光膜47と同一な幅(W1)を持つ。故に、
第1金属層43と第2金属層45は1μm<W1−W2
<4μmの関係を維持する。
3,45は二層金属構造を持つゲート49となる。故
に、ゲート49は、第2金属層45が第1金属層43上
の真ん中の部分に形成されるが、第1金属層43の両側
が0.5μmより大きく2μmより小さい幅に露出され
るように形成される。そして、第2金属層45上に残留
する感光膜47を除去する。
基板41の表面にCVD方法でシリコン酸化物(SiO
2)或いはシリコン窒化物(Si3N4)を断層或いは二
重層に蒸着して第1絶縁膜51を形成する。この時、第
1金属層43の、第2金属層45によって露出された両
側の幅がそれぞれ0.5μmより大きいので、二重段差
のゲート49によって第1絶縁膜51のステップカバレ
ッジの低下を防止し、また2μmより小さいので、第1
金属層43のヒロックの生成を防止する。
ピングされていない非晶質シリコンと不純物が高濃度で
ドーピングされた非晶質シリコンをCVD方法で連続し
て蒸着して半導体層53と、オーム接触層55を形成す
る。その次、オーム接触層55及び半導体層53を第1
絶縁膜51が露出されるようにフォトリソグラフィ方法
でパターニングする。
オーム接触層55上にアルミニウム(A1)或いはクロ
ム(Cr)のいずれかの導電性金属を積層した後、フォ
トリソグラフィ方法でパターニングしてソース及びドレ
イン電極57、59を形成する。そして、ソース及びド
レイン電極57,59をマスクとしてこのソース及びド
レイン電極57,59の間の、オーム接触層55の露出
された部分をエッチングして除去する。
全表面にシリコン酸化物或いはシリコン窒化物をCVD
方法で蒸着して第2絶縁膜61を形成する。その次、第
2絶縁膜61をドレイン電極59の所定部分が露出され
るようにフォトリソグラフィ方法で除去してコンタクト
ホール63を形成する。その次、第2絶縁膜61上に、
コンタクトホール63を通じてドレイン電極65と電気
的に連結されるように、スパッタリング方法でITO
(Indium Tin Oxide)或いは酒石酸化膜(SnO2)の
いずれかの透明な導電物質を蒸着した後、フォトリソグ
ラフィ方法でパターニングして画素電極65を形成す
る。
2金属層43,45を、感光膜47をマスクとして前も
ってRIEなどの異方性エッチング特性を持つウェット
方法でエッチングした後、感光膜47の下部の第2金属
層45を燐酸(H3PO4)、酢酸(CH3COOH)及
び硝酸(HNO3)を混合したエッチング溶液でエッチ
ングしてゲート49を形成することもできる。
び第2金属層43、45のエッチングにおいて、燐酸
(H3PO4)、酢酸(CH3COOH)及び硝酸(HN
O3)を混合したエッチング溶液で第2金属層45が第
1金属層43より速くエッチングされるようにして一回
のエッチング工程でゲート49を形成することもでき
る。
ランジスタは、基板上に第1及び第2金属層を連続して
蒸着し、第2金属層上の所定部分を覆う感光膜を形成す
る。そして、この感光膜をマスクとして第2金属層をウ
エットエッチングした後、第1金属層をドライエッチン
グしてゲートを形成する。
めの第1及び第2金属層を連続する一回の工程で蒸着
し、一回のフォトリソグラフィ工程でパターニングする
ことにより、第1及び第2金属層の間の接触抵抗が減少
するとともに、工程が簡単化される利点がある。且つ、
第1金属層の両側の、第2金属層と重畳しない部分の幅
がそれぞれ2μmより小さいので、第1金属層のヒロッ
クの生成を防止することのできる利点がある。
る薄膜トランジスタの製造工程図。
る薄膜トランジスタの製造工程図(続き)。
の平面図。
膜トランジスタの製造工程図。
膜トランジスタの製造工程図(続き)。
Claims (23)
- 【請求項1】 基板上に形成され、ゲート電極及びその
上に形成された絶縁層、並びにソース及びドレイン電極
を備える薄膜トランジスタであって、 前記ゲート電極は、第1金属層と第2金属層の積層によ
り形成されるとともに、前記絶縁層のステップカバレー
ジの低下を防止し、かつ、前記第1金属層のヒロック
(hillock)の生成を防止するように、前記第1金属層の
幅(W1)が前記第2金属層の幅(W2)より大きいこ
とを特徴とする薄膜トランジスタ。 - 【請求項2】 前記第1金属層の幅(W1)と前記第2
金属層の幅(W2)との関係が、1μm<W1−W2<
4μmであることを特徴とする請求項1記載の薄膜トラ
ンジスタ。 - 【請求項3】 前記第2金属層が前記第1金属層の略中
央に位置し、前記第1金属層両側の、前記第2金属層と
重畳しない部分の幅が略同一に形成されたことを特徴と
する請求項1記載の薄膜トランジスタ。 - 【請求項4】 前記第1金属層がアルミニウム(A
l)、銅(Cu)、或いは金(Au)のいずれかから形
成されたことを特徴とする請求項1記載の薄膜トランジ
スタ。 - 【請求項5】 前記第2金属層はモリブデン(Mo)、
タンタル(Ta)、或いはコバルト(Co)のいずれか
から形成されたことを特徴とする請求項1記載の薄膜ト
ランジスタ。 - 【請求項6】 基板上に第1金属層と第2金属層を連続
して蒸着する工程と、 前記第2金属層の所定部分上に所定幅(W1)を持つ感
光膜を形成する工程と、 前記感光膜をマスクとして前記第2金属層を、前記第2
金属層上の絶縁層のステップカバレージの低下を防止
し、かつ、前記第1金属層のヒロック(hillock)の生
成を防止するように、等方性エッチング方法で前記感光
膜の幅(W1)より小さい幅(W2)を持つようにパタ
ーニングする工程と、 前記感光膜をマスクとして前記第1金属層を異方性エッ
チング方法で前記幅(W1)を持つようにパターニング
することにより、前記第2金属層と積層された構造のゲ
ートを形成する工程と、 前記感光膜を除去する工程とを備える薄膜トランジスタ
の製造方法。 - 【請求項7】 前記感光膜の幅(W1)と前記幅(W
2)との関係が、1μm<W1−W2<4μmであるこ
とを特徴とする請求項6記載の薄膜トランジスタの製造
方法。 - 【請求項8】 前記ゲート電極を合む前記基板上に第1
絶縁膜を形成する工程と、 前記第1絶縁膜上の、前記ゲート電極に対応する部分に
半導体層とオーム接触層を形成する工程と、 前記オーム接触層上の両側に前記第1絶縁膜上に延長さ
れるようにソース及びドレイン電極を形成し、前記ソー
ス及びドレイン電極の間の露出された前記オーム接触層
を除去する工程と、 前記半導体層と前記ソース及びドレイン電極と前記第1
絶縁膜を覆う第2絶縁膜を形成する工程とをさらに備え
ることを特徴とする請求項6記載の薄膜トランジスタの
製造方法。 - 【請求項9】 前記第1及び第2金属層をスパッタリン
グ或いは化学気相蒸着方法のいずれかの方法で真空を破
壊せずに連続して蒸着して形成することを特徴とする請
求項6記載の薄膜トランジスタの製造方法、。 - 【請求項10】 前記第1金属層をアルミニウム、銅、
或いは金のいずれかから形成することを特徴とする請求
項6記載の薄膜トランジスタの製造方法。 - 【請求項11】 前記第1金属層を500〜4000Å
の厚さに形成することを特徴とする請求項6記載の薄膜
トランジスタの製造方法。 - 【請求項12】 前記第2金属層をモリブデン、タンタ
ル、或いはコバルトのいずれかから形成することを特徴
とする請求項6記載の薄膜トランジスタの製造方法。 - 【請求項13】 前記第2金属層を500〜4000Å
の厚さに形成することを特徴とする請求項6記載の薄膜
トランジスタの製造方法。 - 【請求項14】 前記第2金属層を燐酸(H3PO4)、
酢酸(CH3COOH)及び硝酸(HNO3)を混合した
エッチング溶液でエッチングすることを特徴とする請求
項6記載の薄膜トランジスタの製造方法。 - 【請求項15】 前記第1金属層を反応性イオンエッチ
ング(Reactive IonEtching)によりドライエッチング
することを特徴とする請求項6記載の薄膜トランジスタ
の製造方法。 - 【請求項16】 前記第2金属層を前記第1金属層の略
中央に位置させて、第l金属層両側の、第2金属層と重
畳しない部分が略同一な幅を持つように形成することを
特徴とする請求項6記載の薄膜トランジスタの製造方
法。 - 【請求項17】 基板上に第1金属層と第2金属層を連
続して蒸着する工程と、 前記第2金属層の所定部分上に所定幅(W1)を持つ感
光膜を形成する工程と、 前記感光膜をマスクとして前記第1及び第2金属層を前
記所定幅(W1)を持つように異方性エッチングする工
程と、 前記感光膜をマスクとして前記第2金属層を、前記第2
金属層上の絶縁層のステップカバレージの低下を防止
し、かつ、前記第1金属層のヒロック(hillock)の生
成を防止するように、等方性エッチング方法で前記感光
膜の幅(W1)より小さい幅(W2)を持つようにパタ
ーニングして前記第1金属層と二重層をなすゲート電極
を形成する工程と、 前記感光膜を除去する工程とを備えることを特徴とする
薄膜トランジスタの製造方法。 - 【請求項18】 前記感光膜の幅(W1)と前記幅(W
2)との関係が、1μm<W1−W2<4μmであるこ
とを特徴とする請求項17記載の薄膜トランジスタの製
造方法。 - 【請求項19】 前記ゲートを含む前記基板上に第1絶
縁膜を形成する工程と、 前記第1絶縁膜上の、前記ゲートと対応する部分に半導
体層とオーム接触層を形成する工程と、 前記オーム接触層上の両側に前記第1絶縁膜上に延長さ
れるようにソース及びドレイン電極を形成し、前記ソー
ス及びドレイン電極の間の露出された前記オーム接触層
を除去する工程と、 前記半導体層と前記ソース及びドレイン電極と前記第1
絶縁膜を覆う第2絶縁膜を形成する工程とをさらに備え
ることを特徴とする請求項18記載の薄膜トランジスタ
の製造方法。 - 【請求項20】 前記第1金属層をアルミニウム、銅、
或いは金のいずれかから形成することを特徴とする請求
項18記載の薄膜トランジスタの製造方法。 - 【請求項21】 前記第2金属層をモリブデン、タンタ
ル、或いはコバルトのいずれかから形成することを特徴
とする請求項18記載の薄膜トランジスタの製造方法。 - 【請求項22】 前記第1及び第2金属層を反応性イオ
ンエッチングによりドライエッチングすることを特徴と
する請求項18記載の薄膜トランジスタの製造方法。 - 【請求項23】 前記第2金属層を燐酸(H3PO4)、
酢酸(CH3COOH)及び硝酸(HNO3)を混合した
エッチング溶液でウェットエッチングすることを特徴と
する請求項18記載の薄膜トランジスタの製造方法。
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