JPH10256561A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH10256561A JPH10256561A JP10037670A JP3767098A JPH10256561A JP H10256561 A JPH10256561 A JP H10256561A JP 10037670 A JP10037670 A JP 10037670A JP 3767098 A JP3767098 A JP 3767098A JP H10256561 A JPH10256561 A JP H10256561A
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Abstract
(57)【要約】
【課題】 積層構造のゲート電極をもつ薄膜トランジス
タにおいて、ゲート電極上の絶縁層のステップカバレー
ジの低下を防止し、かつ、前記第１金属層のヒロック
（hillock）の生成を防止する。 【解決手段】 基板上に第１金属層４３と第２金属層４
５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光
膜４７を形成する（図５（ａ））。感光膜４７をマスク
として第２金属層４５を等方性のウェットエッチング方
法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小
さな幅（Ｗ２）にパターニングする（図５（ｂ））。次
に、感光膜４７をマスクとして第１金属層４３を異方性
エッチング方法で幅（Ｗ１）を持つようにパターニング
して積層構造のゲート電極を形成する（図５（ｃ））。
１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカ
バレージの低下とヒロックの両方を防止できる。
タにおいて、ゲート電極上の絶縁層のステップカバレー
ジの低下を防止し、かつ、前記第１金属層のヒロック
（hillock）の生成を防止する。 【解決手段】 基板上に第１金属層４３と第２金属層４
５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光
膜４７を形成する（図５（ａ））。感光膜４７をマスク
として第２金属層４５を等方性のウェットエッチング方
法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小
さな幅（Ｗ２）にパターニングする（図５（ｂ））。次
に、感光膜４７をマスクとして第１金属層４３を異方性
エッチング方法で幅（Ｗ１）を持つようにパターニング
して積層構造のゲート電極を形成する（図５（ｃ））。
１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカ
バレージの低下とヒロックの両方を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置（Liqu
id Crystal Display）の薄膜トランジスタ及びその製造
方法に係り、特にゲートを二層金属構造に形成する薄膜
トランジスタ及びその製造方法に関する。
id Crystal Display）の薄膜トランジスタ及びその製造
方法に係り、特にゲートを二層金属構造に形成する薄膜
トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は、駆動素子であるスイッ
チング素子と、光を透過するか反射する画素（pixel）
電極を基本単位とする画素とがマトリックス構造をもっ
て配列された構造を有する。前記で、スイッチング素子
はゲートとソース及びドレイン領域を合む薄膜トランジ
スタからなる。
チング素子と、光を透過するか反射する画素（pixel）
電極を基本単位とする画素とがマトリックス構造をもっ
て配列された構造を有する。前記で、スイッチング素子
はゲートとソース及びドレイン領域を合む薄膜トランジ
スタからなる。
【０００３】前記で、薄膜トランジスタのゲートは配線
抵抗を減らすためにアルミニウムを用いている。しか
し、ゲートをアルミニウムから形成すると、ヒロツク
（hillock）が発生するという問題点がある。
抵抗を減らすためにアルミニウムを用いている。しか
し、ゲートをアルミニウムから形成すると、ヒロツク
（hillock）が発生するという問題点がある。
【０００４】故に、アルミニウム上部にモリブデン（Ｍ
ｏ）などの金属を覆う二重構造のゲートが提示された。
ｏ）などの金属を覆う二重構造のゲートが提示された。
【０００５】前記二重構造のゲートを形成する方法とい
うのは、アルミニウムとモリブデンを順次蒸着した後に
一回のフォトリソグラフイ工程によってパターニングす
るということである。このような方法は積層された二重
金属が厚くて基板との段差が大きくなり、このため以後
に形成されるゲート酸化膜のステップカバレージ（step
coverage）が悪くなる。故に、ゲート酸化膜上に形成
されるソース及びドレイン領域はゲートと重畳する部分
と重畳しない部分が断絶されるか、或いはゲートと接触
して電気的に短絡されるという問題点があった。
うのは、アルミニウムとモリブデンを順次蒸着した後に
一回のフォトリソグラフイ工程によってパターニングす
るということである。このような方法は積層された二重
金属が厚くて基板との段差が大きくなり、このため以後
に形成されるゲート酸化膜のステップカバレージ（step
coverage）が悪くなる。故に、ゲート酸化膜上に形成
されるソース及びドレイン領域はゲートと重畳する部分
と重畳しない部分が断絶されるか、或いはゲートと接触
して電気的に短絡されるという問題点があった。
【０００６】従って、積層されたアルミニウム及びモリ
ブデンの二重金属がそれぞれ段差を成すことによって以
後に形成されるゲート酸化膜のステップカバレージを向
上させるというゲートの形成方法が提示された。
ブデンの二重金属がそれぞれ段差を成すことによって以
後に形成されるゲート酸化膜のステップカバレージを向
上させるというゲートの形成方法が提示された。
【０００７】図１（ａ）乃至図２（ｃ）は従来技術によ
る薄膜トランジスタの製造工程図である。
る薄膜トランジスタの製造工程図である。
【０００８】図１（ａ）を参照すると、基板１１上にア
ルミニウムを蒸着して第１金属層１３を形成し、第１金
属層１３上に第１感光膜１５を塗布する。そして、第１
感光膜１５を、所定幅（Ｗ１）で持って、第１金属層１
３の所定部分以外の部分が露出されるように露光及び現
像する。
ルミニウムを蒸着して第１金属層１３を形成し、第１金
属層１３上に第１感光膜１５を塗布する。そして、第１
感光膜１５を、所定幅（Ｗ１）で持って、第１金属層１
３の所定部分以外の部分が露出されるように露光及び現
像する。
【０００９】図１（ｂ）を参照すると、第１感光膜１５
をマスクとして第１金属層１３を、幅（Ｗ１）を持つよ
うにウエットエッチング方法でパターニングする。そし
て、第１感光膜１５を除去した後、第１金属層１３を覆
うように基板１１上にモリブデン、タンタル（Ｔａ）、
或いはコバルト（Ｃｏ）のいずれかを蒸着して第２金属
層１７を形成する。そして、第２金属層１７上に第２感
光膜１９を塗布する。
をマスクとして第１金属層１３を、幅（Ｗ１）を持つよ
うにウエットエッチング方法でパターニングする。そし
て、第１感光膜１５を除去した後、第１金属層１３を覆
うように基板１１上にモリブデン、タンタル（Ｔａ）、
或いはコバルト（Ｃｏ）のいずれかを蒸着して第２金属
層１７を形成する。そして、第２金属層１７上に第２感
光膜１９を塗布する。
【００１０】そして、第２感光膜（１９）を、所定幅
（Ｗ２）で持って、第１金属層１３に対応する第２金属
層１７上の所定部分以外の部分が露出されるように露光
及び現像する。
（Ｗ２）で持って、第１金属層１３に対応する第２金属
層１７上の所定部分以外の部分が露出されるように露光
及び現像する。
【００１１】図１（ｃ）を参照すると、第２感光膜１９
をマスクとして第２金属層１７を、第１金属層１３の幅
（Ｗ１）より小さい幅（Ｗ２）を持つようにウエットエ
ッチング方法でパターニングする。この時、パターニン
グされた第１及び第２金属層１３，１７は基板１１と二
重段差をなす二層金属構造を有するゲート２１となる。
前記で、ゲート２１を、第２金属層１７が第１金属層１
３の真ん中の部分に位置して幅が４μｍ以上、即ちＷ１
−Ｗ２≧４μｍとなるように形成する。そして、第２感
光膜１９を除去する。
をマスクとして第２金属層１７を、第１金属層１３の幅
（Ｗ１）より小さい幅（Ｗ２）を持つようにウエットエ
ッチング方法でパターニングする。この時、パターニン
グされた第１及び第２金属層１３，１７は基板１１と二
重段差をなす二層金属構造を有するゲート２１となる。
前記で、ゲート２１を、第２金属層１７が第１金属層１
３の真ん中の部分に位置して幅が４μｍ以上、即ちＷ１
−Ｗ２≧４μｍとなるように形成する。そして、第２感
光膜１９を除去する。
【００１２】図２（ａ）を参照すると、ゲート２１及び
基板１１の表面にシリコン酸化物（ＳｉＯ2）或いはシ
リコン窒化物（Ｓｉ3Ｎ4）を単層或いは二重層に蒸着し
て第１絶縁膜２３を形成する。そして、第１絶縁膜２３
上に不純物がドーピングされていない多結晶シリコンと
不純物が高濃度でドーピングされた多結晶シリコンを連
続して蒸着して半導体層２５とオーム接触層２７を形成
する。その後、オーム接触層２７及び半導体２５を第１
絶縁膜２３が露出されるようにフォトリソグラフィ方法
でパターニングする。
基板１１の表面にシリコン酸化物（ＳｉＯ2）或いはシ
リコン窒化物（Ｓｉ3Ｎ4）を単層或いは二重層に蒸着し
て第１絶縁膜２３を形成する。そして、第１絶縁膜２３
上に不純物がドーピングされていない多結晶シリコンと
不純物が高濃度でドーピングされた多結晶シリコンを連
続して蒸着して半導体層２５とオーム接触層２７を形成
する。その後、オーム接触層２７及び半導体２５を第１
絶縁膜２３が露出されるようにフォトリソグラフィ方法
でパターニングする。
【００１３】図２（ｂ）を参照すると、絶縁膜２３及び
オーム接触層２７上にアルミニウムなどの導電性金属を
積層した後、この導電性金属をフォトリソグラフィ方法
でパターニングしてソース及びドレイン電極２９、３１
を形成する。そして、ソース及びドレイン電極２９，３
１をマスクとしてこのソース及びドレイン２９、３１の
間の、オーム接触層２７の露出された部分をエッチング
して除去する。
オーム接触層２７上にアルミニウムなどの導電性金属を
積層した後、この導電性金属をフォトリソグラフィ方法
でパターニングしてソース及びドレイン電極２９、３１
を形成する。そして、ソース及びドレイン電極２９，３
１をマスクとしてこのソース及びドレイン２９、３１の
間の、オーム接触層２７の露出された部分をエッチング
して除去する。
【００１４】図２（ｃ）を参照すると、前述した構造の
全表面にシリコン酸化物或いはシリコン窒化物を蒸着し
て第２絶縁膜３３を形成する。その次、第２絶縁膜３３
をドレイン電極３１の所定部分が露出されるように除去
してコンタクトホール３５を形成する。その次、第２絶
縁膜３３上に、コンタクトホール３５を通じてドレイン
電極３１と電気的に連結されるように、透明導電物質を
蒸着した後、フォトリソグラフィ方法でパターニングし
て画素電極３７を形成する。
全表面にシリコン酸化物或いはシリコン窒化物を蒸着し
て第２絶縁膜３３を形成する。その次、第２絶縁膜３３
をドレイン電極３１の所定部分が露出されるように除去
してコンタクトホール３５を形成する。その次、第２絶
縁膜３３上に、コンタクトホール３５を通じてドレイン
電極３１と電気的に連結されるように、透明導電物質を
蒸着した後、フォトリソグラフィ方法でパターニングし
て画素電極３７を形成する。
【００１５】前述したように、従来の薄膜トランジスタ
の製造方法は、二層金属構造を有するゲートにおいて、
第１金属層と第２金属層をそれぞれ他のマスクを用いる
フォトリソグラフィ工程によって形成してゲートと基板
が二重の段差を成すようにした。
の製造方法は、二層金属構造を有するゲートにおいて、
第１金属層と第２金属層をそれぞれ他のマスクを用いる
フォトリソグラフィ工程によって形成してゲートと基板
が二重の段差を成すようにした。
【００１６】しかし、従来技術による薄膜トランジスタ
は第１金属層の幅が第２金属層の幅より４μｍ以上大き
ければ、第２金属層が形成されていない第１金属層の両
側でヒロックが発生するという間題点があった。第１金
属層の幅が第２金属層の幅より４μｍ以上大きいと、下
側の金属層（例えばアルミニウム層）と上側の金属層
（例えばモリブデン層）との間の相互作用がそれほど強
くなく、ヒロックの発生を防止できないからである。言
い換えれば、下側の金属層上の上側の層の効果が弱いの
で、下側の層でヒロックは発生するのである。
は第１金属層の幅が第２金属層の幅より４μｍ以上大き
ければ、第２金属層が形成されていない第１金属層の両
側でヒロックが発生するという間題点があった。第１金
属層の幅が第２金属層の幅より４μｍ以上大きいと、下
側の金属層（例えばアルミニウム層）と上側の金属層
（例えばモリブデン層）との間の相互作用がそれほど強
くなく、ヒロックの発生を防止できないからである。言
い換えれば、下側の金属層上の上側の層の効果が弱いの
で、下側の層でヒロックは発生するのである。
【００１７】また、ゲートを形成するために２回の蒸着
と２回のフォトリソグラフィ工程が要るので、工程が複
雑になるだけでなく、第１金属層と第２金属層との間の
接触抵抗が増加するという間題点があった。
と２回のフォトリソグラフィ工程が要るので、工程が複
雑になるだけでなく、第１金属層と第２金属層との間の
接触抵抗が増加するという間題点があった。
【００１８】
【発明が解決しようとする課題】したがって、本発明の
目的は、第２金属層が形成されていない、第１金属層上
の両側部分でヒロックが発生することを防止し得る薄膜
トランジスタを提供することにある。
目的は、第２金属層が形成されていない、第１金属層上
の両側部分でヒロックが発生することを防止し得る薄膜
トランジスタを提供することにある。
【００１９】本発明の他の目的は、ゲートを簡単に形成
し得る薄膜トランジスタの製造方法を提供することにあ
る。
し得る薄膜トランジスタの製造方法を提供することにあ
る。
【００２０】また、本発明の他の目的は、ゲートを成す
第１金属層と第２金属層の間の接触抵抗を減らし得る薄
膜トランジスタの製造方法を提供することにある。
第１金属層と第２金属層の間の接触抵抗を減らし得る薄
膜トランジスタの製造方法を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による薄膜トランジスタのゲート電極は、第
１金属層と第２金属層の積層により形成されるととも
に、ゲート電極上の絶縁層のステップカバレージの低下
を防止し、かつ、前記第１金属層のヒロック（hilloc
k）の生成を防止するように、前記第1金属層の幅（Ｗ
１）が前記第２金属層の幅（Ｗ２）より大きい。
に、本発明による薄膜トランジスタのゲート電極は、第
１金属層と第２金属層の積層により形成されるととも
に、ゲート電極上の絶縁層のステップカバレージの低下
を防止し、かつ、前記第１金属層のヒロック（hilloc
k）の生成を防止するように、前記第1金属層の幅（Ｗ
１）が前記第２金属層の幅（Ｗ２）より大きい。
【００２２】上記他の目的を達成するために、本発明に
係る薄膜トランジスタの製造方法は、基板上に第１金属
層と第２金属層を連続して蒸着する工程と、前記第２金
属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成
する工程と、前記感光膜をマスクとして前記第２金属層
を、前記第２金属層上の絶縁層のステップカバレージの
低下を防止し、かつ、前記第１金属層のヒロック（hill
ock）の生成を防止するように、等方性エッチング方法
で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つ
ようにパターニングする工程と、前記感光膜をマスクと
して前記第１金属層を異方性エッチング方法で前記幅
（Ｗ１）を持つようにパターニングすることにより、前
記第２金属層と積層された構造のゲートを形成する工程
と、前記感光膜を除去する工程とを備える。
係る薄膜トランジスタの製造方法は、基板上に第１金属
層と第２金属層を連続して蒸着する工程と、前記第２金
属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成
する工程と、前記感光膜をマスクとして前記第２金属層
を、前記第２金属層上の絶縁層のステップカバレージの
低下を防止し、かつ、前記第１金属層のヒロック（hill
ock）の生成を防止するように、等方性エッチング方法
で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つ
ようにパターニングする工程と、前記感光膜をマスクと
して前記第１金属層を異方性エッチング方法で前記幅
（Ｗ１）を持つようにパターニングすることにより、前
記第２金属層と積層された構造のゲートを形成する工程
と、前記感光膜を除去する工程とを備える。
【００２３】上記他の目的を達成するために、本発明に
係る薄膜トランジスタの製造方法は、基板上に第１金属
層と第２金属層を連続して蒸着する工程と、前記第２金
属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成
する工程と、前記感光膜をマスクとして前記第１及び第
２金属層を前記所定幅（Ｗ１）を持つように異方性エッ
チングする工程と、前記感光膜をマスクとして前記第２
金属層を、前記第２金属層上の絶縁層のステップカバレ
ージの低下を防止し、かつ、前記第１金属層のヒロック
（hillock）の生成を防止するように、等方性エッチン
グ方法で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）
を持つようにパターニングして前記第１金属層と二重層
をなすゲート電極を形成する工程と、前記感光膜を除去
する工程とを備える。
係る薄膜トランジスタの製造方法は、基板上に第１金属
層と第２金属層を連続して蒸着する工程と、前記第２金
属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成
する工程と、前記感光膜をマスクとして前記第１及び第
２金属層を前記所定幅（Ｗ１）を持つように異方性エッ
チングする工程と、前記感光膜をマスクとして前記第２
金属層を、前記第２金属層上の絶縁層のステップカバレ
ージの低下を防止し、かつ、前記第１金属層のヒロック
（hillock）の生成を防止するように、等方性エッチン
グ方法で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）
を持つようにパターニングして前記第１金属層と二重層
をなすゲート電極を形成する工程と、前記感光膜を除去
する工程とを備える。
【００２４】好ましくは、前記第1金属層の幅（Ｗ１）
と前記第２金属層の幅（Ｗ２）との関係が、１μｍ＜Ｗ
１−Ｗ２＜４μｍである。
と前記第２金属層の幅（Ｗ２）との関係が、１μｍ＜Ｗ
１−Ｗ２＜４μｍである。
【００２５】
【発明の実施の形態】以下、添付図面を参照して本発明
を説明する。
を説明する。
【００２６】図３は本発明による薄膜トランジスタの平
面図であり、図４は図３のＸ−Ｘ線に沿って切った断面
図である。
面図であり、図４は図３のＸ−Ｘ線に沿って切った断面
図である。
【００２７】本発明による薄膜トランジスタは、基板４
１上に第１及び第２金属層４３，４５の二重層からなっ
たゲート４９と、第１及び第２絶縁膜５１，６１と、半
導体層５３と、オーム接触層５５と、ソース及びドレイ
ン電極５７，５９と、画素電極６５とからなる。
１上に第１及び第２金属層４３，４５の二重層からなっ
たゲート４９と、第１及び第２絶縁膜５１，６１と、半
導体層５３と、オーム接触層５５と、ソース及びドレイ
ン電極５７，５９と、画素電極６５とからなる。
【００２８】前記で、ゲート４９は基板４１上に第１金
属層４３と第２金属層４５の二重層からなって形成され
る。前記で、第１金属層４３はアルミニウム（Ａｌ）、
銅（Ｃｕ）、或いは金（Ａｕ）のいずれかの導電性金属
が蒸着されて形成され、所定幅（Ｗ１）を持つ。第２金
属層４５は第１金属層４３上にモリブデン（Ｍｏ）、タ
ンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかの
高融点金属が蒸着されて形成され、所定幅（Ｗ２）を持
つ。前記で、第１金属層４３の幅（Ｗ１）は第２金属層
４５の幅（Ｗ２）に比してｌμｍより大きく４μｍより
小さく、即ち１μｍ＜Ｗ１−Ｗ２＜４μｍとなるように
形成される。そして、第２金属層４５は第１金属層４３
の真ん中に位置するように形成されて、この第１金属層
４３の、第２金属層４５が形成されていない両側部分の
幅が等しくなる。第１金属層４３の、第２金属層４５が
形成されていない両側部分の幅のそれぞれが０．５μｍ
より大きく２μｍより小さくなる。
属層４３と第２金属層４５の二重層からなって形成され
る。前記で、第１金属層４３はアルミニウム（Ａｌ）、
銅（Ｃｕ）、或いは金（Ａｕ）のいずれかの導電性金属
が蒸着されて形成され、所定幅（Ｗ１）を持つ。第２金
属層４５は第１金属層４３上にモリブデン（Ｍｏ）、タ
ンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかの
高融点金属が蒸着されて形成され、所定幅（Ｗ２）を持
つ。前記で、第１金属層４３の幅（Ｗ１）は第２金属層
４５の幅（Ｗ２）に比してｌμｍより大きく４μｍより
小さく、即ち１μｍ＜Ｗ１−Ｗ２＜４μｍとなるように
形成される。そして、第２金属層４５は第１金属層４３
の真ん中に位置するように形成されて、この第１金属層
４３の、第２金属層４５が形成されていない両側部分の
幅が等しくなる。第１金属層４３の、第２金属層４５が
形成されていない両側部分の幅のそれぞれが０．５μｍ
より大きく２μｍより小さくなる。
【００２９】ゲート４９を含む基板４１上にシリコン酸
化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）が
単層或いは二重層に蒸着されて第１絶縁膜５１を形成す
る。
化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）が
単層或いは二重層に蒸着されて第１絶縁膜５１を形成す
る。
【００３０】そして、第１絶縁膜５１上の、ゲート４９
に対応する部分に不純物がドーピングされていない非晶
質シリコンと不純物が高濃度でドーピングされた非晶質
シリコンが連続して蒸着され、パターニングされて半導
体層５３とオーム接触層５５が形成される。前記で、半
導体層５３は素子の活性領域として用いられて、ゲート
４９に印加される電圧によってチャネルが形成される。
また、オーム接触層５５は半導体層５３とソース及びド
レイン電極５９との間をオーム接触させるもので、半導
体層５３のチャネルが形成される部分には形成されな
い。
に対応する部分に不純物がドーピングされていない非晶
質シリコンと不純物が高濃度でドーピングされた非晶質
シリコンが連続して蒸着され、パターニングされて半導
体層５３とオーム接触層５５が形成される。前記で、半
導体層５３は素子の活性領域として用いられて、ゲート
４９に印加される電圧によってチャネルが形成される。
また、オーム接触層５５は半導体層５３とソース及びド
レイン電極５９との間をオーム接触させるもので、半導
体層５３のチャネルが形成される部分には形成されな
い。
【００３１】ソース及びドレイン電極５７，５９はオー
ム接触層５５に接触され、第１絶縁膜５１上の所定部分
に延長されるように形成される。
ム接触層５５に接触され、第１絶縁膜５１上の所定部分
に延長されるように形成される。
【００３２】第２絶縁膜６１はシリコン酸化物（ＳｉＯ
2）などの絶縁物質が半導体層５３とソース及びドレイ
ン電極５７，５９と第１絶縁膜５１とを覆うように蒸着
されて形成される。そして、ドレイン電極５９上の第２
絶縁膜６１が除去されてコンタクトホール６３が形成さ
れ、このコンタクトホール６３を通じてドレイン電極５
９と接触されるようにＩＴＯ（Indium Tin Oxide）或い
は酒石酸化膜（ＳｎＯ2）のいずれかの透明な導電物質
からなった画素電極６５が形成される。
2）などの絶縁物質が半導体層５３とソース及びドレイ
ン電極５７，５９と第１絶縁膜５１とを覆うように蒸着
されて形成される。そして、ドレイン電極５９上の第２
絶縁膜６１が除去されてコンタクトホール６３が形成さ
れ、このコンタクトホール６３を通じてドレイン電極５
９と接触されるようにＩＴＯ（Indium Tin Oxide）或い
は酒石酸化膜（ＳｎＯ2）のいずれかの透明な導電物質
からなった画素電極６５が形成される。
【００３３】前述した薄膜トランジスタは、ゲート４９
をなす第１及び第２金属層４３，４５において、第１金
属層４３の、第２金属層４５が形成されていない両側部
分幅のそれぞれが０．５μｍより大きく２μｍより小さ
く形成される。故に、第１金属層４３の、第２金属層４
５が形成されていない両側部分幅のそれぞれが０．５μ
ｍより多ければ、ゲート４９が二重の段差を持つことに
より、第１絶縁膜５１のステップカバレージの低下を防
止することができ、また、２μｍより小さければ、第１
金属層４３のヒロックの生成を防止することができる。
をなす第１及び第２金属層４３，４５において、第１金
属層４３の、第２金属層４５が形成されていない両側部
分幅のそれぞれが０．５μｍより大きく２μｍより小さ
く形成される。故に、第１金属層４３の、第２金属層４
５が形成されていない両側部分幅のそれぞれが０．５μ
ｍより多ければ、ゲート４９が二重の段差を持つことに
より、第１絶縁膜５１のステップカバレージの低下を防
止することができ、また、２μｍより小さければ、第１
金属層４３のヒロックの生成を防止することができる。
【００３４】金属層の側部分幅（side width）が０．５
μｍより小さいと、ゲート絶縁層には、下側金属層及び
上側金属層を含む二重層化金属ゲートの深さ（depth）
に等しいステップ差（step difference）が生じる。そ
のため、ゲート絶縁層のステップカバレッジは好ましい
ものではなくなる。金属層の側部分幅が０．５μｍより
大きいと、ゲート絶縁層には、ゲートの下側金属層の深
さ、あるいは上側金属層の深さのいずれかに等しいステ
ップ差が生じる。そのため、ゲート絶縁層のステップカ
バレッジを改善することができるのである。
μｍより小さいと、ゲート絶縁層には、下側金属層及び
上側金属層を含む二重層化金属ゲートの深さ（depth）
に等しいステップ差（step difference）が生じる。そ
のため、ゲート絶縁層のステップカバレッジは好ましい
ものではなくなる。金属層の側部分幅が０．５μｍより
大きいと、ゲート絶縁層には、ゲートの下側金属層の深
さ、あるいは上側金属層の深さのいずれかに等しいステ
ップ差が生じる。そのため、ゲート絶縁層のステップカ
バレッジを改善することができるのである。
【００３５】図５（ａ）乃至図６（ｃ）は本発明による
薄膜トランジスタの製造工程図である。
薄膜トランジスタの製造工程図である。
【００３６】図５（ａ）を参照すると、基板４１上にア
ルミニウム（Ａｌ）、銅（Ｃｕ）、或いは金（Ａｕ）を
蒸着して第１金属層４３を形成し、続いて、第１金属層
４３上にモリブデン（Ｍｏ）、タンタル（Ｔａ）、或い
はコバルト（Ｃｏ）のいずれかを蒸着して第２金属層４
５を蒸着する。前記で、第１及び第２金属層４３，４５
をスパッタリング或いは化学気相蒸着（Chemical Vapor
Deposition：以下、「ＣＶＤ」という）方法で真空状
態を破壊（ｂｒｅａｋ）せずに連続して蒸着して、それ
ぞれ厚さ５００〜４０００Å程度と厚さ５００〜４００
０Å程度に形成する。故に、第１及び第２金属層４３，
４５の間の接触抵抗を減少させることができる。
ルミニウム（Ａｌ）、銅（Ｃｕ）、或いは金（Ａｕ）を
蒸着して第１金属層４３を形成し、続いて、第１金属層
４３上にモリブデン（Ｍｏ）、タンタル（Ｔａ）、或い
はコバルト（Ｃｏ）のいずれかを蒸着して第２金属層４
５を蒸着する。前記で、第１及び第２金属層４３，４５
をスパッタリング或いは化学気相蒸着（Chemical Vapor
Deposition：以下、「ＣＶＤ」という）方法で真空状
態を破壊（ｂｒｅａｋ）せずに連続して蒸着して、それ
ぞれ厚さ５００〜４０００Å程度と厚さ５００〜４００
０Å程度に形成する。故に、第１及び第２金属層４３，
４５の間の接触抵抗を減少させることができる。
【００３７】そして、第２金属層４５上に感光膜４７を
塗布した後、この感光膜４７を、第２金属層４５の所定
部分上に幅（Ｗ１）を持つように露光及び現像する。
塗布した後、この感光膜４７を、第２金属層４５の所定
部分上に幅（Ｗ１）を持つように露光及び現像する。
【００３８】図５（ｂ）を参照すると、感光膜４７をマ
スクとして燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）
及び硝酸（ＨＮＯ3）を混合したエッチング溶液で第２
金属層４５をウェットエッチングしてパターニングす
る。この時、第２金属層４５は等方性エッチングされる
ので、露出された部分のみならず感光膜４７によって覆
われた部分もエッチングされて、感光膜４７の幅（Ｗ
１）より小さい幅（Ｗ２）を持つようにパターニングさ
れて１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を維持すること
ができる。前記で、第２金属層４５は感光膜４７によっ
て覆われた部分の両側幅が同一にエッチングされるの
で、その一側幅が０．５μｍより大きく、２μｍより小
さくなる。また、第２金属層４５のエッチングされた側
面は直角或いは傾くようになる。
スクとして燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）
及び硝酸（ＨＮＯ3）を混合したエッチング溶液で第２
金属層４５をウェットエッチングしてパターニングす
る。この時、第２金属層４５は等方性エッチングされる
ので、露出された部分のみならず感光膜４７によって覆
われた部分もエッチングされて、感光膜４７の幅（Ｗ
１）より小さい幅（Ｗ２）を持つようにパターニングさ
れて１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を維持すること
ができる。前記で、第２金属層４５は感光膜４７によっ
て覆われた部分の両側幅が同一にエッチングされるの
で、その一側幅が０．５μｍより大きく、２μｍより小
さくなる。また、第２金属層４５のエッチングされた側
面は直角或いは傾くようになる。
【００３９】下側金属層の深さが薄くなるほど、ヒロッ
クの発生率は少なくなる。したがって、幅の差Ｗ１−Ｗ
２は、下側金属層の深さを薄くすることにより、大きく
することができる。
クの発生率は少なくなる。したがって、幅の差Ｗ１−Ｗ
２は、下側金属層の深さを薄くすることにより、大きく
することができる。
【００４０】アルミニウム（Ａｌ）及びモリブデン（Ｍ
ｏ）層は、エッチャントを用いて同時にエッチングされ
る。このエッチャントは、燐酸（Ｈ3ＰＯ4）、酢酸（Ｃ
Ｈ3ＣＯＯＨ）、硝酸（ＨＮＯ3）及び水（Ｈ2Ｏ：蒸留
水）が混合比７２，１５，８及び６、あるいは、１６，
２，２及び１、あるいは、８５，５，５及び５で混合さ
れたものである。
ｏ）層は、エッチャントを用いて同時にエッチングされ
る。このエッチャントは、燐酸（Ｈ3ＰＯ4）、酢酸（Ｃ
Ｈ3ＣＯＯＨ）、硝酸（ＨＮＯ3）及び水（Ｈ2Ｏ：蒸留
水）が混合比７２，１５，８及び６、あるいは、１６，
２，２及び１、あるいは、８５，５，５及び５で混合さ
れたものである。
【００４１】図５（ｃ）を参照すると、感光膜４７をマ
スクとして第１金属層４３を反応性イオンエッチング
（Reactive Ion Etching：以下、「ＲＩＥ」という）な
どの異方性エッチング特性を持つドライ方法でエッチン
グしてパターニングする。このとき、第１金属層４３は
感光膜４７が覆われた部分以外の部分がエッチングされ
るので、感光膜４７と同一な幅（Ｗ１）を持つ。故に、
第１金属層４３と第２金属層４５は１μｍ＜Ｗ１−Ｗ２
＜４μｍの関係を維持する。
スクとして第１金属層４３を反応性イオンエッチング
（Reactive Ion Etching：以下、「ＲＩＥ」という）な
どの異方性エッチング特性を持つドライ方法でエッチン
グしてパターニングする。このとき、第１金属層４３は
感光膜４７が覆われた部分以外の部分がエッチングされ
るので、感光膜４７と同一な幅（Ｗ１）を持つ。故に、
第１金属層４３と第２金属層４５は１μｍ＜Ｗ１−Ｗ２
＜４μｍの関係を維持する。
【００４２】前記で、残留する第１及び第２金属層４
３，４５は二層金属構造を持つゲート４９となる。故
に、ゲート４９は、第２金属層４５が第１金属層４３上
の真ん中の部分に形成されるが、第１金属層４３の両側
が０．５μｍより大きく２μｍより小さい幅に露出され
るように形成される。そして、第２金属層４５上に残留
する感光膜４７を除去する。
３，４５は二層金属構造を持つゲート４９となる。故
に、ゲート４９は、第２金属層４５が第１金属層４３上
の真ん中の部分に形成されるが、第１金属層４３の両側
が０．５μｍより大きく２μｍより小さい幅に露出され
るように形成される。そして、第２金属層４５上に残留
する感光膜４７を除去する。
【００４３】図６（ａ）を参照すると、ゲート４９及び
基板４１の表面にＣＶＤ方法でシリコン酸化物（ＳｉＯ
2）或いはシリコン窒化物（Ｓｉ3Ｎ4）を断層或いは二
重層に蒸着して第１絶縁膜５１を形成する。この時、第
１金属層４３の、第２金属層４５によって露出された両
側の幅がそれぞれ０．５μｍより大きいので、二重段差
のゲート４９によって第１絶縁膜５１のステップカバレ
ッジの低下を防止し、また２μｍより小さいので、第１
金属層４３のヒロックの生成を防止する。
基板４１の表面にＣＶＤ方法でシリコン酸化物（ＳｉＯ
2）或いはシリコン窒化物（Ｓｉ3Ｎ4）を断層或いは二
重層に蒸着して第１絶縁膜５１を形成する。この時、第
１金属層４３の、第２金属層４５によって露出された両
側の幅がそれぞれ０．５μｍより大きいので、二重段差
のゲート４９によって第１絶縁膜５１のステップカバレ
ッジの低下を防止し、また２μｍより小さいので、第１
金属層４３のヒロックの生成を防止する。
【００４４】そして、第１絶縁膜５１上に不純物がドー
ピングされていない非晶質シリコンと不純物が高濃度で
ドーピングされた非晶質シリコンをＣＶＤ方法で連続し
て蒸着して半導体層５３と、オーム接触層５５を形成す
る。その次、オーム接触層５５及び半導体層５３を第１
絶縁膜５１が露出されるようにフォトリソグラフィ方法
でパターニングする。
ピングされていない非晶質シリコンと不純物が高濃度で
ドーピングされた非晶質シリコンをＣＶＤ方法で連続し
て蒸着して半導体層５３と、オーム接触層５５を形成す
る。その次、オーム接触層５５及び半導体層５３を第１
絶縁膜５１が露出されるようにフォトリソグラフィ方法
でパターニングする。
【００４５】図６（ｂ）を参照すると、絶縁膜５１及び
オーム接触層５５上にアルミニウム（Ａ１）或いはクロ
ム（Ｃｒ）のいずれかの導電性金属を積層した後、フォ
トリソグラフィ方法でパターニングしてソース及びドレ
イン電極５７、５９を形成する。そして、ソース及びド
レイン電極５７，５９をマスクとしてこのソース及びド
レイン電極５７，５９の間の、オーム接触層５５の露出
された部分をエッチングして除去する。
オーム接触層５５上にアルミニウム（Ａ１）或いはクロ
ム（Ｃｒ）のいずれかの導電性金属を積層した後、フォ
トリソグラフィ方法でパターニングしてソース及びドレ
イン電極５７、５９を形成する。そして、ソース及びド
レイン電極５７，５９をマスクとしてこのソース及びド
レイン電極５７，５９の間の、オーム接触層５５の露出
された部分をエッチングして除去する。
【００４６】図６（ｃ）を参照すると、前述した構造の
全表面にシリコン酸化物或いはシリコン窒化物をＣＶＤ
方法で蒸着して第２絶縁膜６１を形成する。その次、第
２絶縁膜６１をドレイン電極５９の所定部分が露出され
るようにフォトリソグラフィ方法で除去してコンタクト
ホール６３を形成する。その次、第２絶縁膜６１上に、
コンタクトホール６３を通じてドレイン電極６５と電気
的に連結されるように、スパッタリング方法でＩＴＯ
（Indium Tin Oxide）或いは酒石酸化膜（ＳｎＯ2）の
いずれかの透明な導電物質を蒸着した後、フォトリソグ
ラフィ方法でパターニングして画素電極６５を形成す
る。
全表面にシリコン酸化物或いはシリコン窒化物をＣＶＤ
方法で蒸着して第２絶縁膜６１を形成する。その次、第
２絶縁膜６１をドレイン電極５９の所定部分が露出され
るようにフォトリソグラフィ方法で除去してコンタクト
ホール６３を形成する。その次、第２絶縁膜６１上に、
コンタクトホール６３を通じてドレイン電極６５と電気
的に連結されるように、スパッタリング方法でＩＴＯ
（Indium Tin Oxide）或いは酒石酸化膜（ＳｎＯ2）の
いずれかの透明な導電物質を蒸着した後、フォトリソグ
ラフィ方法でパターニングして画素電極６５を形成す
る。
【００４７】本発明の他の実施例によると、第１及び第
２金属層４３，４５を、感光膜４７をマスクとして前も
ってＲＩＥなどの異方性エッチング特性を持つウェット
方法でエッチングした後、感光膜４７の下部の第２金属
層４５を燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及
び硝酸（ＨＮＯ3）を混合したエッチング溶液でエッチ
ングしてゲート４９を形成することもできる。
２金属層４３，４５を、感光膜４７をマスクとして前も
ってＲＩＥなどの異方性エッチング特性を持つウェット
方法でエッチングした後、感光膜４７の下部の第２金属
層４５を燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及
び硝酸（ＨＮＯ3）を混合したエッチング溶液でエッチ
ングしてゲート４９を形成することもできる。
【００４８】本発明のまた他の実施例によると、第１及
び第２金属層４３、４５のエッチングにおいて、燐酸
（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮ
Ｏ3）を混合したエッチング溶液で第２金属層４５が第
１金属層４３より速くエッチングされるようにして一回
のエッチング工程でゲート４９を形成することもでき
る。
び第２金属層４３、４５のエッチングにおいて、燐酸
（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮ
Ｏ3）を混合したエッチング溶液で第２金属層４５が第
１金属層４３より速くエッチングされるようにして一回
のエッチング工程でゲート４９を形成することもでき
る。
【００４９】以上説明したように、本発明による薄膜ト
ランジスタは、基板上に第１及び第２金属層を連続して
蒸着し、第２金属層上の所定部分を覆う感光膜を形成す
る。そして、この感光膜をマスクとして第２金属層をウ
エットエッチングした後、第１金属層をドライエッチン
グしてゲートを形成する。
ランジスタは、基板上に第１及び第２金属層を連続して
蒸着し、第２金属層上の所定部分を覆う感光膜を形成す
る。そして、この感光膜をマスクとして第２金属層をウ
エットエッチングした後、第１金属層をドライエッチン
グしてゲートを形成する。
【００５０】
【発明の効果】従って、本発明は、ゲートを形成するた
めの第１及び第２金属層を連続する一回の工程で蒸着
し、一回のフォトリソグラフィ工程でパターニングする
ことにより、第１及び第２金属層の間の接触抵抗が減少
するとともに、工程が簡単化される利点がある。且つ、
第１金属層の両側の、第２金属層と重畳しない部分の幅
がそれぞれ２μｍより小さいので、第１金属層のヒロッ
クの生成を防止することのできる利点がある。
めの第１及び第２金属層を連続する一回の工程で蒸着
し、一回のフォトリソグラフィ工程でパターニングする
ことにより、第１及び第２金属層の間の接触抵抗が減少
するとともに、工程が簡単化される利点がある。且つ、
第１金属層の両側の、第２金属層と重畳しない部分の幅
がそれぞれ２μｍより小さいので、第１金属層のヒロッ
クの生成を防止することのできる利点がある。
【図１】 図１（ａ）乃至図１（ｃ）は従来の技術によ
る薄膜トランジスタの製造工程図。
る薄膜トランジスタの製造工程図。
【図２】 図２（ａ）乃至図２（ｃ）は従来の技術によ
る薄膜トランジスタの製造工程図（続き）。
る薄膜トランジスタの製造工程図（続き）。
【図３】 本発明の実施の形態による薄膜トランジスタ
の平面図。
の平面図。
【図４】 図３のＸ−Ｘ線に沿って切った断面図。
【図５】 図５（ａ）乃至図５（ｃ）は本発明による薄
膜トランジスタの製造工程図。
膜トランジスタの製造工程図。
【図６】 図６（ａ）乃至図６（ｃ）は本発明による薄
膜トランジスタの製造工程図（続き）。
膜トランジスタの製造工程図（続き）。
４１ 基板 ４３ 第１金属層 ４５ 第２金属層 ４７ 感光膜 ４９ ゲート ５１ 第１絶縁膜 ５３ 半導体層 ５５ オーム接触層 ５７，５９ ソース及びドレイン電極 ６１ 第２絶縁膜 ６３ コンタクトホール ６５ 画素電極 Ｗ１ 第１金属層の幅 Ｗ２ 第２金属層の幅
Claims (23)
- 【請求項１】 基板上に形成され、ゲート電極及びその
上に形成された絶縁層、並びにソース及びドレイン電極
を備える薄膜トランジスタであって、 前記ゲート電極は、第１金属層と第２金属層の積層によ
り形成されるとともに、前記絶縁層のステップカバレー
ジの低下を防止し、かつ、前記第１金属層のヒロック
（hillock）の生成を防止するように、前記第1金属層の
幅（Ｗ１）が前記第２金属層の幅（Ｗ２）より大きいこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】 前記第1金属層の幅（Ｗ１）と前記第２
金属層の幅（Ｗ２）との関係が、１μｍ＜Ｗ１−Ｗ２＜
４μｍであることを特徴とする請求項１記載の薄膜トラ
ンジスタ。 - 【請求項３】 前記第２金属層が前記第１金属層の略中
央に位置し、前記第１金属層両側の、前記第２金属層と
重畳しない部分の幅が略同一に形成されたことを特徴と
する請求項１記載の薄膜トランジスタ。 - 【請求項４】 前記第１金属層がアルミニウム（Ａ
ｌ）、銅（Ｃｕ）、或いは金（Ａu）のいずれかから形
成されたことを特徴とする請求項１記載の薄膜トランジ
スタ。 - 【請求項５】 前記第２金属層はモリブデン（Ｍｏ）、
タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれか
から形成されたことを特徴とする請求項１記載の薄膜ト
ランジスタ。 - 【請求項６】 基板上に第１金属層と第２金属層を連続
して蒸着する工程と、 前記第２金属層の所定部分上に所定幅（Ｗ１）を持つ感
光膜を形成する工程と、 前記感光膜をマスクとして前記第２金属層を、前記第２
金属層上の絶縁層のステップカバレージの低下を防止
し、かつ、前記第１金属層のヒロック（hillock）の生
成を防止するように、等方性エッチング方法で前記感光
膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパタ
ーニングする工程と、 前記感光膜をマスクとして前記第１金属層を異方性エッ
チング方法で前記幅（Ｗ１）を持つようにパターニング
することにより、前記第２金属層と積層された構造のゲ
ートを形成する工程と、 前記感光膜を除去する工程とを備える薄膜トランジスタ
の製造方法。 - 【請求項７】 前記感光膜の幅（Ｗ１）と前記幅（Ｗ
２）との関係が、１μｍ＜Ｗ１−Ｗ２＜４μｍであるこ
とを特徴とする請求項６記載の薄膜トランジスタの製造
方法。 - 【請求項８】 前記ゲート電極を合む前記基板上に第１
絶縁膜を形成する工程と、 前記第１絶縁膜上の、前記ゲート電極に対応する部分に
半導体層とオーム接触層を形成する工程と、 前記オーム接触層上の両側に前記第１絶縁膜上に延長さ
れるようにソース及びドレイン電極を形成し、前記ソー
ス及びドレイン電極の間の露出された前記オーム接触層
を除去する工程と、 前記半導体層と前記ソース及びドレイン電極と前記第１
絶縁膜を覆う第２絶縁膜を形成する工程とをさらに備え
ることを特徴とする請求項６記載の薄膜トランジスタの
製造方法。 - 【請求項９】 前記第１及び第２金属層をスパッタリン
グ或いは化学気相蒸着方法のいずれかの方法で真空を破
壊せずに連続して蒸着して形成することを特徴とする請
求項６記載の薄膜トランジスタの製造方法、。 - 【請求項１０】 前記第１金属層をアルミニウム、銅、
或いは金のいずれかから形成することを特徴とする請求
項６記載の薄膜トランジスタの製造方法。 - 【請求項１１】 前記第１金属層を５００〜４０００Å
の厚さに形成することを特徴とする請求項６記載の薄膜
トランジスタの製造方法。 - 【請求項１２】 前記第２金属層をモリブデン、タンタ
ル、或いはコバルトのいずれかから形成することを特徴
とする請求項６記載の薄膜トランジスタの製造方法。 - 【請求項１３】 前記第２金属層を５００〜４０００Å
の厚さに形成することを特徴とする請求項６記載の薄膜
トランジスタの製造方法。 - 【請求項１４】 前記第２金属層を燐酸（Ｈ3ＰＯ4）、
酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合した
エッチング溶液でエッチングすることを特徴とする請求
項６記載の薄膜トランジスタの製造方法。 - 【請求項１５】 前記第１金属層を反応性イオンエッチ
ング（Reactive IonEtching）によりドライエッチング
することを特徴とする請求項６記載の薄膜トランジスタ
の製造方法。 - 【請求項１６】 前記第２金属層を前記第１金属層の略
中央に位置させて、第ｌ金属層両側の、第２金属層と重
畳しない部分が略同一な幅を持つように形成することを
特徴とする請求項６記載の薄膜トランジスタの製造方
法。 - 【請求項１７】 基板上に第１金属層と第２金属層を連
続して蒸着する工程と、 前記第２金属層の所定部分上に所定幅（Ｗ１）を持つ感
光膜を形成する工程と、 前記感光膜をマスクとして前記第１及び第２金属層を前
記所定幅（Ｗ１）を持つように異方性エッチングする工
程と、 前記感光膜をマスクとして前記第２金属層を、前記第２
金属層上の絶縁層のステップカバレージの低下を防止
し、かつ、前記第１金属層のヒロック（hillock）の生
成を防止するように、等方性エッチング方法で前記感光
膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパタ
ーニングして前記第１金属層と二重層をなすゲート電極
を形成する工程と、 前記感光膜を除去する工程とを備えることを特徴とする
薄膜トランジスタの製造方法。 - 【請求項１８】 前記感光膜の幅（Ｗ１）と前記幅（Ｗ
２）との関係が、１μｍ＜Ｗ１−Ｗ２＜４μｍであるこ
とを特徴とする請求項１７記載の薄膜トランジスタの製
造方法。 - 【請求項１９】 前記ゲートを含む前記基板上に第１絶
縁膜を形成する工程と、 前記第１絶縁膜上の、前記ゲートと対応する部分に半導
体層とオーム接触層を形成する工程と、 前記オーム接触層上の両側に前記第１絶縁膜上に延長さ
れるようにソース及びドレイン電極を形成し、前記ソー
ス及びドレイン電極の間の露出された前記オーム接触層
を除去する工程と、 前記半導体層と前記ソース及びドレイン電極と前記第１
絶縁膜を覆う第２絶縁膜を形成する工程とをさらに備え
ることを特徴とする請求項１８記載の薄膜トランジスタ
の製造方法。 - 【請求項２０】 前記第１金属層をアルミニウム、銅、
或いは金のいずれかから形成することを特徴とする請求
項１８記載の薄膜トランジスタの製造方法。 - 【請求項２１】 前記第２金属層をモリブデン、タンタ
ル、或いはコバルトのいずれかから形成することを特徴
とする請求項１８記載の薄膜トランジスタの製造方法。 - 【請求項２２】 前記第１及び第２金属層を反応性イオ
ンエッチングによりドライエッチングすることを特徴と
する請求項１８記載の薄膜トランジスタの製造方法。 - 【請求項２３】 前記第２金属層を燐酸（Ｈ3ＰＯ4）、
酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合した
エッチング溶液でウェットエッチングすることを特徴と
する請求項１８記載の薄膜トランジスタの製造方法。
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|---|---|---|---|
| KR1019970007010A KR100248123B1 (ko) | 1997-03-04 | 1997-03-04 | 박막트랜지스터및그의제조방법 |
| KR1997-7010 | 1997-03-04 |
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|---|---|---|---|
| JP2009173049A Division JP2009290223A (ja) | 1997-03-04 | 2009-07-24 | 薄膜トランジスタ及びその製造方法 |
| JP2010024490A Division JP2010147494A (ja) | 1997-03-04 | 2010-02-05 | 薄膜トランジスタ及びその製造方法 |
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|---|---|---|---|
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| GB (1) | GB2322968B (ja) |
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