JPH03114028A - 薄膜トランジスタマトリクスとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概　要〕 液晶表示装置等の駆動に用いる薄膜トランジスタマトリ
クスに関し、 電荷蓄積界ｉｃｓを付加しても、製造工程を複雑化する
ことなく、且つ、ゲートバスライン抵抗を低くすること
を可能ならしめることを目的とし、絶縁性基板上に、複
数個の画素電極と該画素電極対応の薄膜トランジスタを
マトリクス状に配設し、前記薄膜トランジスタのゲート
電極を行ごとに共通に接続するゲートバスラインを平行
に複数本配列し、各薄膜トランジスタのソース電極を対
応する画素電極と接続するとともに、該ソース電極と走
査順位が前位のゲートバスラインとの間に電荷蓄積容量
を接続した薄膜トランジスタマトリクスであって、前記
ゲートバスラインは、前記絶縁性基板上に下層金属膜と
上層金属膜とをこの順に積層したストライプ状の積層膜
からなり、前記各ゲート電極は、該ゲート電極の行に対
応するゲートバスラインの下層金属膜を、各ゲート電極
に対応づけられた画素電極側に導出した延長部からなり
、前記電荷蓄積容量は、各画素電極の下側に走査順位が
前位のゲートバスラインの下層金属膜を導出した下部電
極と、前記画素電極が、ゲート絶縁膜の延長部を挟んで
対向配置されてなる構成とし、また、その製造方法は、
絶縁性基板上に、下層金属膜と該下層金属膜より低い抵
抗率を有する上層金属膜を積層し、該上層金属膜の上に
、ストライプ状のゲートバスライン部と、該ストライプ
の片側およびその反対側に前記ストライプより幅の狭い
ゲート電極部および蓄積容量の下部電極部とを引き出し
たパターンのレジスト膜を形成し、次いで、該レジスト
膜をマスクとして、前記上層金属膜および下層金属膜の
露出部を除去し、次いで、前記レジスト膜をマスクとし
て、前記上層金属膜を選択的にエツチング可能なエツチ
ング法により、前記上層金属膜に対するサイドエツチン
グを、前記ゲート電極部および蓄積容量の下部電極部の
上層金属膜が除去される程度に施し、前記下層金属膜単
層からなるゲート電極および蓄積容量の下部電極と、上
層金属膜と下層金属膜との積層膜からなるゲートバスラ
インを形成する工程を含む構成とする。 〔産業上の利用分野〕 本発明は液晶表示装置等の駆動に用いる薄膜トランジス
タマトリクスに関する。 このようなマトリクスにおいては、液晶のオン・オフ時
の誘電率異方性によって液晶自身に印加される電圧に直
流分が重畳され、液晶の分解等の不安定性により、表示
が不均一になるという問題が発生する。 この現象を防止するため、液晶層の数倍の容量を持った
蓄積容ｉ１　Ｃｓを、液晶セルＬＣに並列に付加する方
法が採られている。第４図（ａ）はこの付加容量が無い
時の等価回路、第４図（ｂｌ、　（Ｃ）は容量を付加し
た時の等価回路である。 なお、同図の３０は薄膜トランジスタ、ＧＢはゲトバス
ライン、ＤＢはドレインパスラインである。 〔従来の技術〕 従来は、第５図に示したような構造により電荷蓄積界３
１ｃｓを構成していた。 これはＩＴＯ膜からなる画素電極Ｅの下に、絶縁膜２０
とその下にＩＴＯ膜からなる下部電極Ｐを配設して、電
荷蓄積界１ｉｃｓを画素の下部に設けたものである。 ゲート電極Ｇ、ゲート絶縁膜２．動作半導体層３、ソー
ス電極Ｓ、ドレイン電極り等の、薄膜トランジスタは、
絶縁性基板１上に形成した上記絶縁膜２０の上に、画素
電極Ｅとともに配設されている。 これとは別に、図示はしていないが、ゲートおよびゲー
トバスラインと同一の工程で作製した金属膜上に、絶縁
膜および画素電極を積層することにより、電荷蓄積容量
を画素の下部に形成した構成も提案されている。 〔発明が解決しようとする課題〕 上述の技術によれば、電荷蓄積容量Ｃｓが薄膜トランジ
スタ（ＴＰＴ）３０に付加され、画質の向上を図ること
ができる。 しかしながら、前者の構造は電荷蓄積容量Ｃｓを付加し
ていないものと比較して、製造工程において下部ＩＴＯ
膜を形成する工程と、電荷蓄積用の絶縁膜を設ける工程
が付加され、製造工程が複雑化する。 これに対して後者の構造では、製造工程は電荷蓄積容量
Ｃｓを付加していないものと同一であるが、代表的な例
で見らるＴａ等の金属をゲートおよびゲートバスライン
に用いた場合に、そのゲートバスラインの抵抗がせいぜ
い１００Ω／口程度までしか下げられず、従って、５イ
ンチ程度の画素サイズまでは対応できるが、１００イン
チ程の時の必要値である１０Ω／口程度のシート抵抗を
得られない。 本発明は、電荷蓄積容量Ｃｓを付加しても、製造工程を
複雑化することなく、且つ、ゲートバスライン抵抗を低
くすることを可能ならしめることを目的とする。 〔課題を解決するための手段〕 第１図（ａｌ〜（ｄ）に本発明の構成を示す。同図（ａ
）。 （ｂｌ、　（Ｃ１は、それぞれ（ｄ）のＡ−Ａ矢視部、
Ｂ−Ｂ矢視部、Ｃ−Ｃ矢視部断面を示す図である。 本発明は、絶縁性基板ｌ上に、複数個の画素電極Ｅと該
画素電極Ｅ対応の薄膜トランジスタ３ｏをマトリクス状
に配設し、上記薄膜トランジスタ３゜のゲート電極Ｇを
行ごとに共通に接続するゲートバスラインＧＢを平行に
複数本配列し、各薄膜トランジスタのソース電極Ｓを対
応する画素電極Ｅに接続するとともに、該ソース電極Ｓ
と走査順位が前位のゲートバスラインＣＢとの間に電荷
蓄積容量Ｃ５を接続した薄膜トランジスタマトリクスの
、電荷蓄積容量Ｃｓの構成に関する。 即ち、上記ゲートバスラインＣＢは、上記絶縁性基板１
上に、下層金属膜１１と上層金属膜１２とをこの順に積
層したストライプ状の積層膜をもって構成する。ここで
上記上層金属膜１２は下層金属膜１１より低抵抗の金属
を使用する。 上記各ゲート電極Ｇは、各ゲート電極Ｇの行に対応する
ゲートバスラインＧＢの下層金属膜１１を、各ゲート電
極Ｇに対応づけられた画素電極Ｅ側に導出した延長部か
らなる。 また、上記電荷蓄積容量Ｃｓは、各画素電極Ｅの下側に
、走査順位が前位のゲートバスラインＧＢの下層金属膜
１１の延長部を導出して下部電極Ｐとし、これと上記画
素電極Ｅを、ゲート絶縁膜２の延長部を挟んで対向配置
した構成とする。 また、上記薄膜トランジスタマトリクスの製造に際して
は、絶縁性基板１上に、下層金属膜１１と該下層金属膜
１１より低い抵抗率を有する上層金属膜１２を積層し、
該上層金属膜１２の上に、ストライプ状のゲートバスラ
イン部と、該ストライプの片側およびその反対側に上記
ストライプより幅の狭いゲート電極部および蓄積容量の
下部電極部とを引き出したパターンのレジスト膜４を形
成し、次いで、該レジスト膜４をマスクとして、上記上
層金属膜１２および下層金属膜１１の露出部を除去し、
次いで前記レジスト膜４をマスクとして、上記上層金属
膜１２を選択的にエツチング可能なエツチング法により
、上記上層金属膜１２に対するサイドエツチングを、上
記ゲート電極部および蓄積容量の下部電極部の上層金属
膜１２が除去される程度に施し、上記下層金属膜１１単
層からなるゲート電極Ｇおよび蓄積容量の下部電極Ｐと
、上層金属膜１２と下層金属膜１１との積層膜からなる
ゲートバスラインＣＢを形成する。 〔作　用〕 本発明は、電荷蓄積容量Ｃｓの付加位置は第５図に示す
従来構造と同一であるが、電荷蓄積容量Ｃｓを付加する
ために、特に製造工程を増加する必要をなくしたもので
ある。 即ち、ゲートバスラインＣＢを比較的抵抗の高い金属膜
を下層金属膜１１とし、これより低抵抗の金属膜を上層
金属膜とする多層膜とし、ゲート電極Ｇは上記下層金属
膜１１のみの構造とし、更に、電荷蓄積容量Ｃｓ用の下
部電極Ｐをゲート電極Ｇと同じく下層金属膜１１のみか
らなる構造とし、ゲート絶縁膜２の延長部を介して上記
下部電極Ｐと画素電極Ｅとを対向配置した構造としたこ
とにより、下部電極Ｐをゲート電極Ｇと同一工程で形成
可能とした。 この構成によれば上層金属膜１２のもつ低抵抗性により
、十分必要特性を満足する低抵抗ゲートバスラインＧＢ
を形成でき、しかも製造工程をなんら変更することなく
、電荷蓄積容量Ｃｓを付加出来る。 また、前述のように、ゲート電極Ｇ及び下部電極Ｐの幅
をゲートバスラインＧＢの幅より著しく狭く選んでおき
、上層金属膜１２上にレジスト膜が存在する状態で上層
金属膜１２のみを選択的にエツチングすれば、上層金属
膜１２のサイドエツチングが進行する。このエツチング
で、幅の狭いゲート電極Ｇおよび下部電極Ｐの上層金属
膜１２が除去された時、幅の広いゲートバスラインＣＢ
上にはなお上層金属膜１２が残留している。 従って、ゲート電極Ｇ及び下部電極Ｐの上層金属膜１２
を除去するために、新たにレジスト膜を形成する必要は
なく、多層膜のパターニング時のマスクとして用いたレ
ジスト膜を、そのまま用いてサイドエツチングを行なう
ことによって、単層膜からなるゲート電極Ｇ及び下部電
極Ｐと、多層膜からなるゲートバスラインＧＢを形成で
きる。 〔実　施　例〕 以下第２図により本発明の一実施例を、その製造工程と
ともに説明する。この実施例は、下層金属膜１１をＴｉ
＋上層金属膜１２をＡＩｌを用いて形成した例である。

【第２図（ａ）−２，（ａ）−３参照】ガラス基板ｌ上
に、下層金属膜として室温でチタン（Ｔｉ）膜１１を約
２０ｎｍの厚さにスパッタリング法で形成し、その上に
上層金属膜としてアルミニウム（Ａ１）膜１２を同じく
室温のスパッタリング法で約３３ｎｍの厚さに形成する
。

【第２図（ｂ）−１〜（ｂ）−３参照】その上部にポジ
型のレジスト膜４を形成する。 このレジスト膜４のパターンは、ストライプ状のゲート
バスラインの両側に、このパスライン部より幅の狭い延
長部を導出した形状とする。

【第２図（１１〜（Ｃ１〜３参照］ このレジスト膜４をマスクとして、ウェットエツチング
法を施し、上記Ａｊ！膜１２の露出部を除去する。 【第２図（ｄ）−１〜（ｄ）　−３参照】次いで上記レ
ジスト膜４をマスクとして、ＣＣｌ４を用いたプラズマ
エツチング法により、Ｔｉ膜１１の露出部を除去する。

【第２図（８１−１〜（ａ）−３参照】次いで上記レジ
スト膜４をマスクとして、ウェットエツチング法を施し
、Ａｌ膜１２を過剰にエツチングする。これにより、幅
の広いゲートバスライン部のＡｌ膜１２は、若干幅を減
じるのみで残留するが、幅の狭い延長部上のＡｌ膜は除
去され、Ｔｉ膜１１のみからなるゲート電極Ｇおよび蓄
積容量用の下部電極Ｐと、Ａ１膜１２とＴｉ膜１１の多
層膜からなるゲートバスラインＧＢが形成される。 このように形成するためには、パスライン部の幅を、延
長部の幅に対して凡そ２倍以上とすればよい。

【第２図（ｆ）−１〜（ｆ）−３参照】上記レジスト膜
４を除去した後、プラズマ化学気相成長（Ｐ−ＣＶＤ）
法により、ゲート絶縁膜としてＳｉＮ膜２と、動作半導
体層としてａ−Ｓｉ層３を連続して形成する。

【第２図（ｇ）−１〜（蜀−３参照］ ポジ型のレジスト膜（厚さ約２μｍ）５をゲート電極Ｇ
上に形成する。 【第２図（ｈｌ−１〜（ｈ）　−３参照】次いで、この
レジスト膜５を形成した状態のまま、燐（Ｐ）をドープ
したｎ”ａ−５ｉ層６を、基板温度約１２０’Ｃで形成
し、その上部にＴｉ膜とＡｎ膜とを積層した金属膜７を
室温で形成する。

【第２図（１）−１〜（１）−３参照】そのあと上記レ
ジスト膜５をアセトンにより溶解除去し、ゲート電極Ｇ
上のｎ″ａ−３ｉ層６と金属膜７をリフトオフする。

【第２図Ｕ）−１〜（Ｊｌ−３参照］ 次いで、ソース電極およびドレインパスラインのパター
ンを有するポジ型のレジスト膜８を形成する。 【第２図（ｋ）−１〜（ｋ）−３参照】上記レジスト膜
８をマスクとして金属膜７の上層Ａ２膜の露出部をウェ
ットエツチング法により除去し、次いでドライエツチン
グ法により、下層のＴｉ膜とｎ”ａ−Ｓｉ層６及びａ−
３ｉ層３゜ＳｉＮ膜２の露出部を、連続的に除去して、
ソース電極Ｓ、ドレイン電極りおよびドレインパスライ
ンＤＢを形成する。このあと、上記レジスト膜８を除去
する。 以上で素子分離が完了する。

【第２図（１）−１〜（１）−３参照】次いで、画素電
極形成用のポジ型のレジスト膜を（図示せず）形成した
後、スパッタリング法にて透明導電性のＩＴＯ膜を形成
し、上記レジスト膜を除去して、ＩＴＯ膜の不要部をリ
フトオフする。これにより画素電極Ｅを形成する。以上
で作成プロセスが完了する。 なお上記説明では、下部電極Ｐの部分の説明を省略しで
あるが、下部電極Ｐの上に積層された各膜のうち、レジ
スト膜５．８をこの部分には形成しないので、ゲート絶
縁膜２を除く他の膜は全て除去される。従って、前述の
第１図（Ｃ）に示すように、下部電極Ｐは、その上部を
被覆するゲート絶縁膜２を介して、画素電極Ｅと対向す
ることとなる。 以上述べたように、本実施例では、下部電極Ｐを形成す
るための工程を特に必要とせず、通常の薄膜トランジス
タマトリクスを形成する工程により同時に形成され、製
造工程は至って簡単化される。 次に他の実施例を第３図により説明する。 この実施例では、下部電極Ｐを画素電極Ｅの周縁部全域
に配設して、電荷蓄積容量Ｃｓの電極面積を、上記一実
施例より大きくした。 この実施例においても、製造工程は上記一実施例と何ら
変わるところはなく、単にフォトマスクのパターンを一
部変更するのみでよい。 以上二つの実施例とも、製造工程を複雑化することなく
、電荷蓄積容量を形成でき、しかも、ゲートバスライン
の抵抗を低く抑えることが可能である。 〔発明の効果〕 以上説明した如く本発明によれば、ゲートバスラインは
低抵抗のアルミニウムで構成されているため、シート抵
抗として要求特性の１／１０以下である１／Ω口以下の
低抵抗を容易に実現でき、しかも製造工程の変更を行わ
ずに電荷蓄積容量を形成でき、その結果良好な表示を実
現できる。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明の詳細な説明図、 第３図は本発明の他の実施例説明図、 第４図はＴＰＴマトリクス１画素画素部価回路図、 第５図は従来のＴＰＴマトリクスの１画素分の要部断面
図である。 図において、ｌは透明絶縁性基板（ガラス基板）、２は
ゲート絶縁膜（ＳｉＮ膜）、３は動作半導体層（ａ−３
ｉ層）、４．５．８はレジスト膜、６はコンタクト層（
ｎ″ａ−５ｔ層）、７は金属膜、１１は下層金属膜（Ｔ
ｉ膜）、１２は上層金属膜（Ａ１膜）、２０は絶縁膜、
３ｏは薄膜トランジスタマトリクス（ＴＰＴ）　、Ｅは
画素電極、Ｐは下部電極、Ｇ、　　Ｓ、　Ｄはそれぞれ
ゲート電極、ソース電極、ドレイン電極、ＬＣは液晶セ
ル、ＧＢはゲ−トバスライン、 ＤＢはドレインパスラインを示 す。 本 発 明 の 構 成 説 明 図 第 図（その１） 本発明の構成説明図 第　１　図（その２） ｅ）−１ 、＋ｉ≧：ｏ１（−＊＊４列ｆｆ９Ｍｆｆ１第２図（’
ｆの２） ４−発明一丸穂例政咽閏 第 図 ａ」３） 本発明の詳細な説明図 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 〔１〕絶縁性基板（１）上に、複数個の画素電極（Ｅ）
   と該画素電極対応の薄膜トランジスタ（３０）をマトリ
   クス状に配設し、前記薄膜トランジスタのゲート電極（
   Ｇ）を行ごとに共通に接続するゲートバスライン（ＧＢ
   ）を平行に複数本配列し、各薄膜トランジスタのソース
   電極（Ｓ）を対応する画素電極と接続するとともに、該
   ソース電極と走査順位が前位のゲートバスライン（ＧＢ
   ）との間に電荷蓄積容量（Ｃｓ）を接続した薄膜トラン
   ジスタマトリクスであって、 前記ゲートバスラインは、前記絶縁性基板上に下層金属
   膜（１１）と上層金属膜（１２）とをこの順に積層した
   ストライプ状の積層膜からなり、前記各ゲート電極は、
   該ゲート電極の行に対応するゲートバスラインの下層金
   属膜を、各ゲート電極に対応づけられた画素電極側に導
   出した延長部からなり、 前記電荷蓄積容量は、各画素電極の下側に走査順位が前
   位のゲートバスラインの下層金属膜を導出した下部電極
   （Ｐ）と、前記画素電極が、ゲート絶縁膜の延長部を挟
   んで対向配置されてなることを特徴とする薄膜トランジ
   スタマトリクス。 〔２〕絶縁性基板（１）上に、下層金属膜（１１）と該
   下層金属膜より低い抵抗率を有する上層金属膜（１２）
   を積層し、 該上層金属膜の上に、ストライプ状のゲートバスライン
   部と、該ストライプの片側およびその反対側に前記スト
   ライプより幅の狭いゲート電極部および蓄積容量の下部
   電極部とを引き出したパターンのレジスト膜（４）を形
   成し、 次いで、該レジスト膜をマスクとして、前記上層金属膜
   および下層金属膜の露出部を除去し、次いで、前記レジ
   スト膜をマスクとして、前記上層金属膜を選択的にエッ
   チング可能なエッチング法により、前記上層金属膜に対
   するサイドエッチングを、前記ゲート電極部および蓄積
   容量の下部電極部の上層金属膜が除去される程度に施し
   、前記下層金属膜単層からなるゲート電極および蓄積容
   量の下部電極と、上層金属膜と下層金属膜との積層膜か
   らなるゲートバスラインを形成する工程を含むことを特
   徴とする薄膜トランジスタマトリクスの製造方法。