JPH08254680A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08254680A JPH08254680A JP5841095A JP5841095A JPH08254680A JP H08254680 A JPH08254680 A JP H08254680A JP 5841095 A JP5841095 A JP 5841095A JP 5841095 A JP5841095 A JP 5841095A JP H08254680 A JPH08254680 A JP H08254680A
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Abstract
(57)【要約】
【構成】 この発明は、絶縁基板上に走査線，走査線を
被覆する絶縁膜，走査線上に絶縁膜を介して配置される
非単結晶シリコン薄膜および非単結晶シリコン薄膜に電
気的に接続されるソース電極及びドレイン電極を備えた
半導体装置であって、走査線はアルミニウム（Ａｌ）を
主成分とする第１金属層と、第１金属層を被覆する合金
層と、第１金属層と合金層との間に配置された合金層を
構成する一元素を主成分とした第２金属層とを備えてい
る。 【効果】 この発明によれば、走査線の配線抵抗が十分
に低減され、しかも過酷な製造条件であっても、製造歩
留まりが低下することのない半導体装置が得られる。
被覆する絶縁膜，走査線上に絶縁膜を介して配置される
非単結晶シリコン薄膜および非単結晶シリコン薄膜に電
気的に接続されるソース電極及びドレイン電極を備えた
半導体装置であって、走査線はアルミニウム（Ａｌ）を
主成分とする第１金属層と、第１金属層を被覆する合金
層と、第１金属層と合金層との間に配置された合金層を
構成する一元素を主成分とした第２金属層とを備えてい
る。 【効果】 この発明によれば、走査線の配線抵抗が十分
に低減され、しかも過酷な製造条件であっても、製造歩
留まりが低下することのない半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、絶縁基板上に非単結
晶シリコン薄膜が配置されて成る半導体装置およびその
製造方法に関する。
晶シリコン薄膜が配置されて成る半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】従来、半導体薄膜として非晶質シリコン
（以下、ａ−Ｓｉ：Ｈと略称する。）や多結晶シリコン
（以下、ｐ−Ｓｉと略称する。）等の非単結晶シリコン
薄膜が用いられた半導体装置は、絶縁基板上に比較的大
面積にわたり均質に形成できることから、アクティブマ
トリクス型表示装置の画素スイッチあるいは駆動回路等
に利用されている。
（以下、ａ−Ｓｉ：Ｈと略称する。）や多結晶シリコン
（以下、ｐ−Ｓｉと略称する。）等の非単結晶シリコン
薄膜が用いられた半導体装置は、絶縁基板上に比較的大
面積にわたり均質に形成できることから、アクティブマ
トリクス型表示装置の画素スイッチあるいは駆動回路等
に利用されている。
【０００３】このような半導体装置にあっては、走査線
が十分に低抵抗である必要から、例えばアルミニウム
（Ａｌ）等の低抵抗金属を走査線に利用することが知ら
れている。
が十分に低抵抗である必要から、例えばアルミニウム
（Ａｌ）等の低抵抗金属を走査線に利用することが知ら
れている。
【０００４】しかしながら、アルミニウム（Ａｌ）を走
査線として用いると、配線にヒロック等が発生し、半導
体装置のゲート絶縁膜や、走査線と信号線との交差部分
の絶縁膜に絶縁不良が生じたり、半導体装置の素子不良
を招くと言った問題が生じ、製造歩留まりが大幅に低下
してしまう。
査線として用いると、配線にヒロック等が発生し、半導
体装置のゲート絶縁膜や、走査線と信号線との交差部分
の絶縁膜に絶縁不良が生じたり、半導体装置の素子不良
を招くと言った問題が生じ、製造歩留まりが大幅に低下
してしまう。
【０００５】そこで、特開平４−３５３８３０号、特開
平５−１５２５７２号あるいは特開平６−１２０５０３
号等には、アルミニウム（Ａｌ）配線を、アルミニウム
（Ａｌ）よりも高融点を有するクロム（Ｃｒ）、タング
ステン（Ｗ）、チタン（Ｔｉ）あるいはタンタル（Ｔ
ａ）等の金属あるいはアルミニウム合金等で被覆するこ
とで、アルミニウム（Ａｌ）配線のヒロックを防止し、
上記した問題点を解決する半導体装置が開示されてい
る。
平５−１５２５７２号あるいは特開平６−１２０５０３
号等には、アルミニウム（Ａｌ）配線を、アルミニウム
（Ａｌ）よりも高融点を有するクロム（Ｃｒ）、タング
ステン（Ｗ）、チタン（Ｔｉ）あるいはタンタル（Ｔ
ａ）等の金属あるいはアルミニウム合金等で被覆するこ
とで、アルミニウム（Ａｌ）配線のヒロックを防止し、
上記した問題点を解決する半導体装置が開示されてい
る。
【０００６】
【発明が解決しようとする課題】ところで、ａ−Ｓｉ：
Ｈやｐ−Ｓｉ等の非単結晶シリコン薄膜は、ＣＶＤ装置
によって熱、光あるいはプラズマ等のエネルギーにより
反応ガスを活性化させて成膜される。
Ｈやｐ−Ｓｉ等の非単結晶シリコン薄膜は、ＣＶＤ装置
によって熱、光あるいはプラズマ等のエネルギーにより
反応ガスを活性化させて成膜される。
【０００７】近年では、生産性を向上するため、特に温
度等の成膜条件は、アルミニウム（Ａｌ）を主体とした
走査線にとって一層過酷な条件となっている。このよう
な中、上記構造にあっては、依然としてアルミニウム
（Ａｌ）配線に発生するヒロックを十分に軽減すること
ができず、このため製造プロセスに大きな制約を受けた
り、また製造歩留まりを低減させてしまう。
度等の成膜条件は、アルミニウム（Ａｌ）を主体とした
走査線にとって一層過酷な条件となっている。このよう
な中、上記構造にあっては、依然としてアルミニウム
（Ａｌ）配線に発生するヒロックを十分に軽減すること
ができず、このため製造プロセスに大きな制約を受けた
り、また製造歩留まりを低減させてしまう。
【０００８】この発明は、上記した技術課題に対処して
成されたものであって、走査線の配線抵抗が十分に低減
され、しかも過酷な製造条件であっても、製造歩留まり
が低下することのない半導体装置およびその製造方法を
提供することを目的としている。
成されたものであって、走査線の配線抵抗が十分に低減
され、しかも過酷な製造条件であっても、製造歩留まり
が低下することのない半導体装置およびその製造方法を
提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１に記載される発
明は、絶縁基板上に走査線，前記走査線を被覆する絶縁
膜，前記走査線上に前記絶縁膜を介して配置される非単
結晶シリコン薄膜および前記非単結晶シリコン薄膜に電
気的に接続されるソース電極及びドレイン電極を備えた
半導体装置において、前記走査線はアルミニウム（Ａ
ｌ）を主成分とする第１金属層と、前記第１金属層を被
覆する合金層と、前記第１金属層と前記合金層との間に
配置された前記合金層を構成する一元素を主成分とした
第２金属層とを備えたことを特徴としている。
明は、絶縁基板上に走査線，前記走査線を被覆する絶縁
膜，前記走査線上に前記絶縁膜を介して配置される非単
結晶シリコン薄膜および前記非単結晶シリコン薄膜に電
気的に接続されるソース電極及びドレイン電極を備えた
半導体装置において、前記走査線はアルミニウム（Ａ
ｌ）を主成分とする第１金属層と、前記第１金属層を被
覆する合金層と、前記第１金属層と前記合金層との間に
配置された前記合金層を構成する一元素を主成分とした
第２金属層とを備えたことを特徴としている。
【００１０】請求項２に記載される発明は、請求項１記
載の半導体装置において、前記合金層はモリブデン（Ｍ
ｏ）−タングステン（Ｗ）合金もしくはモリブデン（Ｍ
ｏ）−タンタル（Ｔａ）合金であることを特徴としてい
る。
載の半導体装置において、前記合金層はモリブデン（Ｍ
ｏ）−タングステン（Ｗ）合金もしくはモリブデン（Ｍ
ｏ）−タンタル（Ｔａ）合金であることを特徴としてい
る。
【００１１】請求項３に記載される発明は、請求項２記
載の半導体装置において、前記第２金属層はモリブデン
（Ｍｏ）を主成分とすることを特徴としている。また、
請求項４に記載される発明は、絶縁基板上にアルミニウ
ム（Ａｌ）を主成分とする第１金属層と，前記第１金属
層を被覆する合金層と，前記第１金属層と前記合金層と
の間に配置された前記合金層を構成する一元素を主成分
とした第２金属層とを含む走査線と、前記走査線を被覆
する絶縁膜と、前記走査線上に前記絶縁膜を介して配置
される非単結晶シリコン薄膜および前記非単結晶シリコ
ン薄膜に電気的に接続されるソース電極及びドレイン電
極を備えた半導体装置の製造方法であって、前記絶縁基
板上にアルミニウム（Ａｌ）を主成分とする第１金属膜
及び前記合金層を構成する前記一元素を主成分とした第
２金属膜を堆積する工程と、前記第１金属膜及び前記第
２金属膜をパターニングして第１金属層及び第２金属層
を形成する工程と、前記第１金属層及び前記第２金属層
を被覆する合金膜を堆積する工程と、前記合金膜をパタ
ーニングする工程とにより前記走査線を構成することを
特徴としている。
載の半導体装置において、前記第２金属層はモリブデン
（Ｍｏ）を主成分とすることを特徴としている。また、
請求項４に記載される発明は、絶縁基板上にアルミニウ
ム（Ａｌ）を主成分とする第１金属層と，前記第１金属
層を被覆する合金層と，前記第１金属層と前記合金層と
の間に配置された前記合金層を構成する一元素を主成分
とした第２金属層とを含む走査線と、前記走査線を被覆
する絶縁膜と、前記走査線上に前記絶縁膜を介して配置
される非単結晶シリコン薄膜および前記非単結晶シリコ
ン薄膜に電気的に接続されるソース電極及びドレイン電
極を備えた半導体装置の製造方法であって、前記絶縁基
板上にアルミニウム（Ａｌ）を主成分とする第１金属膜
及び前記合金層を構成する前記一元素を主成分とした第
２金属膜を堆積する工程と、前記第１金属膜及び前記第
２金属膜をパターニングして第１金属層及び第２金属層
を形成する工程と、前記第１金属層及び前記第２金属層
を被覆する合金膜を堆積する工程と、前記合金膜をパタ
ーニングする工程とにより前記走査線を構成することを
特徴としている。
【００１２】
【作用】この発明の半導体装置およびその製造方法にお
いて特徴的なことは、上述したように、走査線がアルミ
ニウム（Ａｌ）を主成分とする第１金属層と、第１金属
層を被覆する合金層と、第１金属層と合金層との間に配
置された合金層を構成する一元素を主成分とした第２金
属層とを備えていることにある。
いて特徴的なことは、上述したように、走査線がアルミ
ニウム（Ａｌ）を主成分とする第１金属層と、第１金属
層を被覆する合金層と、第１金属層と合金層との間に配
置された合金層を構成する一元素を主成分とした第２金
属層とを備えていることにある。
【００１３】走査線を構成する第１金属層がアルミニウ
ム（Ａｌ）を主成分としているため、走査線自体の配線
抵抗を十分に低減でき、これにより走査パルスに波形歪
を生じにくくすることがきる。したがって、画素電極へ
の映像信号の書き込み時間が、走査パルスの給電側と、
給電側から遠い側とで大きく異なることがなく、よって
良好な表示画像が実現できる。
ム（Ａｌ）を主成分としているため、走査線自体の配線
抵抗を十分に低減でき、これにより走査パルスに波形歪
を生じにくくすることがきる。したがって、画素電極へ
の映像信号の書き込み時間が、走査パルスの給電側と、
給電側から遠い側とで大きく異なることがなく、よって
良好な表示画像が実現できる。
【００１４】ところで、アルミニウム（Ａｌ）は活性な
金属であり、このアルミニウム（Ａｌ）を主成分とする
第１金属層は、後工程で用いられる薬品等に対して腐食
されやすい。しかしかながら、この発明によれば、第１
金属層は、合金層で十分に被覆されているため、第１金
属層の腐食を招くことがない。
金属であり、このアルミニウム（Ａｌ）を主成分とする
第１金属層は、後工程で用いられる薬品等に対して腐食
されやすい。しかしかながら、この発明によれば、第１
金属層は、合金層で十分に被覆されているため、第１金
属層の腐食を招くことがない。
【００１５】ところで、合金層としては、その抵抗や耐
薬品性を考慮すると、特にモリブデン（Ｍｏ）−タング
ステン（Ｗ）合金もしくはモリブデン（Ｍｏ）−タンタ
ル（Ｔａ）合金等が好適に使用され、特にモリブデン
（Ｍｏ）−タングステン（Ｗ）合金が適している。ま
た、この合金層は、第１金属層を薬品等から保護するば
かりでなく、第１金属層のヒロックや歪みの影響による
丸膨れを防止するようにも作用する。
薬品性を考慮すると、特にモリブデン（Ｍｏ）−タング
ステン（Ｗ）合金もしくはモリブデン（Ｍｏ）−タンタ
ル（Ｔａ）合金等が好適に使用され、特にモリブデン
（Ｍｏ）−タングステン（Ｗ）合金が適している。ま
た、この合金層は、第１金属層を薬品等から保護するば
かりでなく、第１金属層のヒロックや歪みの影響による
丸膨れを防止するようにも作用する。
【００１６】しかしながら、この合金層のみで第１金属
層のヒロックや丸膨れを十分に防止しようとすると、合
金層の膜厚を、第１金属層の膜厚の１０倍以上の厚膜に
設定しなければならない。しかしながら、このような厚
膜の合金層は、成膜に長時間を要し、生産性を損なうば
かりでなく、走査線の膜厚を増大させ、この段差による
配線の段切れや絶縁不良などを生じさせるため、走査線
自体をゲート電極とした半導体装置の作成は全く困難と
なる。
層のヒロックや丸膨れを十分に防止しようとすると、合
金層の膜厚を、第１金属層の膜厚の１０倍以上の厚膜に
設定しなければならない。しかしながら、このような厚
膜の合金層は、成膜に長時間を要し、生産性を損なうば
かりでなく、走査線の膜厚を増大させ、この段差による
配線の段切れや絶縁不良などを生じさせるため、走査線
自体をゲート電極とした半導体装置の作成は全く困難と
なる。
【００１７】このようなことから、この発明において
は、更に第１金属層と合金層との間に合金層を構成する
一元素を主成分とした第２金属層とを備えていることを
特徴としている。第２金属層を配置することにより、応
力集中を緩和させる等により、合金層を薄膜としても第
１金属層にヒロックが生じることが効果的に防止され
る。この第２金属層は、第１金属層を完全に被覆するも
のであっても、また第１金属層の主表面のみに配置され
るものであってもその効果は確認された。
は、更に第１金属層と合金層との間に合金層を構成する
一元素を主成分とした第２金属層とを備えていることを
特徴としている。第２金属層を配置することにより、応
力集中を緩和させる等により、合金層を薄膜としても第
１金属層にヒロックが生じることが効果的に防止され
る。この第２金属層は、第１金属層を完全に被覆するも
のであっても、また第１金属層の主表面のみに配置され
るものであってもその効果は確認された。
【００１８】第１金属層上に配置される第２金属層とし
ては、アルミニウム（Ａｌ）を主成分とする第１金属層
のヒロックや丸膨れを防止し、しかも合金層と十分な密
着性を確保するため、合金層を構成する一元素を主成分
とする必要があり、上記したように合金層がモリブデン
（Ｍｏ）−タングステン（Ｗ）合金もしくはモリブデン
（Ｍｏ）−タンタル（Ｔａ）合金等であれば、第２金属
層にはモリブデン（Ｍｏ）を主成分とする金属層が好適
に使用される。
ては、アルミニウム（Ａｌ）を主成分とする第１金属層
のヒロックや丸膨れを防止し、しかも合金層と十分な密
着性を確保するため、合金層を構成する一元素を主成分
とする必要があり、上記したように合金層がモリブデン
（Ｍｏ）−タングステン（Ｗ）合金もしくはモリブデン
（Ｍｏ）−タンタル（Ｔａ）合金等であれば、第２金属
層にはモリブデン（Ｍｏ）を主成分とする金属層が好適
に使用される。
【００１９】特に、第２金属層をモリブデン（Ｍｏ）を
主成分として構成するのであれば、第１金属層のパター
ニングに際し、第１金属層のエッチングレートに比べて
第２金属層のエッチングレートを高く設定してエッチン
グすることで、第１金属層をテーパー形状にパターニン
グすることができる。これにより、走査線の段差部分で
の絶縁破壊や配線の段切れなどをの発生を十分に軽減で
きるといった効果を奏する。
主成分として構成するのであれば、第１金属層のパター
ニングに際し、第１金属層のエッチングレートに比べて
第２金属層のエッチングレートを高く設定してエッチン
グすることで、第１金属層をテーパー形状にパターニン
グすることができる。これにより、走査線の段差部分で
の絶縁破壊や配線の段切れなどをの発生を十分に軽減で
きるといった効果を奏する。
【００２０】更に、合金層をモリブデン（Ｍｏ）−タン
グステン（Ｗ）合金もしくはモリブデン（Ｍｏ）−タン
タル（Ｔａ）合金、第２金属層をモリブデン（Ｍｏ）を
主体として構成すれば、第２金属層と合金層との密着性
を高め、接触抵抗をも低減することもできる。また、上
記の如く構成すれば、３層を含む走査線を、２回のパタ
ーニングで構成することができる。
グステン（Ｗ）合金もしくはモリブデン（Ｍｏ）−タン
タル（Ｔａ）合金、第２金属層をモリブデン（Ｍｏ）を
主体として構成すれば、第２金属層と合金層との密着性
を高め、接触抵抗をも低減することもできる。また、上
記の如く構成すれば、３層を含む走査線を、２回のパタ
ーニングで構成することができる。
【００２１】
【実施例】以下、本発明の一実施例の半導体装置が用い
られたアクティブマトリクス型表示装置用アレイ基板を
例に取り、図面を参照して説明する。図１は、この実施
例のアクティブマトリクス型表示装置用アレイ基板(1)
の一部概略正面図であり、図２は図１中Ａ−Ａ’線に沿
って切断した一部概略断面図である。
られたアクティブマトリクス型表示装置用アレイ基板を
例に取り、図面を参照して説明する。図１は、この実施
例のアクティブマトリクス型表示装置用アレイ基板(1)
の一部概略正面図であり、図２は図１中Ａ−Ａ’線に沿
って切断した一部概略断面図である。
【００２２】このアクティブマトリクス型表示装置用ア
レイ基板(1) は、透明なガラス基板(100) 上に６４０×
３本の信号線Ｘｉ（i=1,2,…,m, …,1920 ）と、この信
号線Ｘｉと直交する４８０本の走査線Ｙｊ（j=1,2,…,
n, …,480）とを備えている。そして、各信号線Ｘｉと
走査線Ｙｊとによって囲まれる領域内にＩ．Ｔ．Ｏ．
（Indium Tin Oxide）から成る透明な画素電極(181) が
配置されて構成されている。
レイ基板(1) は、透明なガラス基板(100) 上に６４０×
３本の信号線Ｘｉ（i=1,2,…,m, …,1920 ）と、この信
号線Ｘｉと直交する４８０本の走査線Ｙｊ（j=1,2,…,
n, …,480）とを備えている。そして、各信号線Ｘｉと
走査線Ｙｊとによって囲まれる領域内にＩ．Ｔ．Ｏ．
（Indium Tin Oxide）から成る透明な画素電極(181) が
配置されて構成されている。
【００２３】各信号線Ｘｉと各走査線Ｙｊとの交差部分
には、走査線Ｙｊ自体をゲート電極とした逆スタガ構造
のＴＦＴ(131) が配置されている。このＴＦＴ(131)
は、図２に示すように、走査線Ｙｊ上に、酸化シリコン
（ＳｉＯ2 ）膜及びシリコンナイトライド（ＳｉＮx ）
膜の積層構造の絶縁膜(121)、絶縁膜(121) 上に配置さ
れるａ−Ｓｉ：Ｈ薄膜から成る半導体薄膜(125) 、半導
体薄膜(125) 上に配置され走査線Ｙｊに自己整合された
チャネル保護膜(127)、半導体薄膜(125) に低抵抗半導
体膜(129) を介して電気的に接続されるソース電極(13
5) および信号線Ｘｉと一体のドレイン電極(133) が配
置されて成っている。
には、走査線Ｙｊ自体をゲート電極とした逆スタガ構造
のＴＦＴ(131) が配置されている。このＴＦＴ(131)
は、図２に示すように、走査線Ｙｊ上に、酸化シリコン
（ＳｉＯ2 ）膜及びシリコンナイトライド（ＳｉＮx ）
膜の積層構造の絶縁膜(121)、絶縁膜(121) 上に配置さ
れるａ−Ｓｉ：Ｈ薄膜から成る半導体薄膜(125) 、半導
体薄膜(125) 上に配置され走査線Ｙｊに自己整合された
チャネル保護膜(127)、半導体薄膜(125) に低抵抗半導
体膜(129) を介して電気的に接続されるソース電極(13
5) および信号線Ｘｉと一体のドレイン電極(133) が配
置されて成っている。
【００２４】また、走査線Ｙｊと略平行に４８０本の補
助容量線Ｃｊが配され、絶縁膜(121) を介して配される
画素電極(181) と補助容量線Ｃｊとによって補助容量
（Ｃｓ）が形成される。
助容量線Ｃｊが配され、絶縁膜(121) を介して配される
画素電極(181) と補助容量線Ｃｊとによって補助容量
（Ｃｓ）が形成される。
【００２５】ところで、この実施例の走査線Ｙｊは、純
アルミニウム（Ａｌ）から成る配線幅８ミクロンの第１
金属層(111) と、この第１金属層(111) の上層に配置さ
れるモリブデン（Ｍｏ）から成る第２金属層(113) と、
第１及び第２金属層(111),(113) を被覆するモリブデン
（Ｍｏ）−タングステン（Ｗ）合金から成る配線幅１４
ミクロンの合金層(115) とを含む。ここで合金層(115)
の配線幅を第１金属層(111) の配線幅に比べて大きく設
定する、即ち第１金属層(111) の配線端から合金層(11
5) を３ミクロンずつ延在させたのは、合金層(115) の
パターニングにずれ等が生じても、第１金属層(111) が
完全に被覆されるように位置合わせに余裕を持たせるた
めである。尚、補助容量線Ｃｊも同一構造であるので説
明は省略する。
アルミニウム（Ａｌ）から成る配線幅８ミクロンの第１
金属層(111) と、この第１金属層(111) の上層に配置さ
れるモリブデン（Ｍｏ）から成る第２金属層(113) と、
第１及び第２金属層(111),(113) を被覆するモリブデン
（Ｍｏ）−タングステン（Ｗ）合金から成る配線幅１４
ミクロンの合金層(115) とを含む。ここで合金層(115)
の配線幅を第１金属層(111) の配線幅に比べて大きく設
定する、即ち第１金属層(111) の配線端から合金層(11
5) を３ミクロンずつ延在させたのは、合金層(115) の
パターニングにずれ等が生じても、第１金属層(111) が
完全に被覆されるように位置合わせに余裕を持たせるた
めである。尚、補助容量線Ｃｊも同一構造であるので説
明は省略する。
【００２６】走査線Ｙｊの第１金属層(111) および補助
容量線Ｃｊの第１金属層(191) は、それぞれ２０００オ
ングストロームの膜厚を有し、また走査線Ｙｊの第２金
属層(113) および補助容量線Ｃｊの第２金属層(193) は
５００オングストローム、走査線Ｙｊの合金層(115) お
よび補助容量線Ｃｊの合金層(195) は３０００オングス
トロームの膜厚をそれぞれ有している。
容量線Ｃｊの第１金属層(191) は、それぞれ２０００オ
ングストロームの膜厚を有し、また走査線Ｙｊの第２金
属層(113) および補助容量線Ｃｊの第２金属層(193) は
５００オングストローム、走査線Ｙｊの合金層(115) お
よび補助容量線Ｃｊの合金層(195) は３０００オングス
トロームの膜厚をそれぞれ有している。
【００２７】走査線Ｙｊの第１金属層(111) は、走査線
Ｙｊを構成する主配線であり、狭配線幅であっても十分
な低抵抗化を達成するため、１０００〜３０００オング
ストロームの膜厚とすることが望ましい。膜厚が１００
０オングストロームよりも薄いと十分な低抵抗化が達成
されず、また３０００オングストロームを越えると走査
線Ｙｊの段差が大きくなり、段差部近傍で絶縁不良を招
く恐れがある。
Ｙｊを構成する主配線であり、狭配線幅であっても十分
な低抵抗化を達成するため、１０００〜３０００オング
ストロームの膜厚とすることが望ましい。膜厚が１００
０オングストロームよりも薄いと十分な低抵抗化が達成
されず、また３０００オングストロームを越えると走査
線Ｙｊの段差が大きくなり、段差部近傍で絶縁不良を招
く恐れがある。
【００２８】走査線Ｙｊの第２金属層(113) は、第１金
属層(111) と合金層(115) との間の密着性を高め、且つ
応力を緩和するよう機能するものであり、本発明者等の
実験によれば３００オングストローム以上であれば十分
な効果が得られる。
属層(111) と合金層(115) との間の密着性を高め、且つ
応力を緩和するよう機能するものであり、本発明者等の
実験によれば３００オングストローム以上であれば十分
な効果が得られる。
【００２９】また、走査線Ｙｊの合金層(115) は、第１
金属層(111) 及び第２金属層(113)を完全に被覆し、し
かも第１金属層(111) のヒロックや丸膨れの発生を防止
するように２０００〜４０００オングストロームの膜厚
に設定することが望ましい。
金属層(111) 及び第２金属層(113)を完全に被覆し、し
かも第１金属層(111) のヒロックや丸膨れの発生を防止
するように２０００〜４０００オングストロームの膜厚
に設定することが望ましい。
【００３０】また、補助容量線Ｃｊも走査線Ｙｊと同様
であるので、説明は省略する。以上のようにして構成さ
れるアクティブマトリクス型表示装置用アレイ基板(1)
によれば、走査線Ｙｊ自体の配線抵抗を、２１ｃｍで７
ｋΩと十分に低減することができた。
であるので、説明は省略する。以上のようにして構成さ
れるアクティブマトリクス型表示装置用アレイ基板(1)
によれば、走査線Ｙｊ自体の配線抵抗を、２１ｃｍで７
ｋΩと十分に低減することができた。
【００３１】また、この実施例のアクティブマトリクス
型表示装置用アレイ基板(1) によれば、走査線自体のヒ
ロックや丸膨れ、あるいは絶縁不良等に製造歩留まりの
低下が軽減された。
型表示装置用アレイ基板(1) によれば、走査線自体のヒ
ロックや丸膨れ、あるいは絶縁不良等に製造歩留まりの
低下が軽減された。
【００３２】しかも、このような構成によれば、液晶表
示装置として耐久試験、例えば温度５０℃、湿度８０％
ＲＨ環境においても画像劣化がないこが確認された。更
に、この発明によれば、各ＴＦＴ(131) の移動度が向上
できることも確認された。以下に、図３を参照して説明
する。
示装置として耐久試験、例えば温度５０℃、湿度８０％
ＲＨ環境においても画像劣化がないこが確認された。更
に、この発明によれば、各ＴＦＴ(131) の移動度が向上
できることも確認された。以下に、図３を参照して説明
する。
【００３３】この実施例のＴＦＴ(131) は、チャネル保
護膜(127) が走査線Ｙｊに対して自己整合されて構成さ
れるので、走査線Ｙｊの走査線幅（ＬG ）に対し、走査
線Ｙｊから１ミクロンずつ小さい１２ミクロンのチャネ
ル長（ＬC ）を備えている。また、走査線Ｙｊは上述し
たような３層構造であり、チャネル長（ＬC ）内にそれ
ぞれ段差部Ａ，Ｂが形成される。
護膜(127) が走査線Ｙｊに対して自己整合されて構成さ
れるので、走査線Ｙｊの走査線幅（ＬG ）に対し、走査
線Ｙｊから１ミクロンずつ小さい１２ミクロンのチャネ
ル長（ＬC ）を備えている。また、走査線Ｙｊは上述し
たような３層構造であり、チャネル長（ＬC ）内にそれ
ぞれ段差部Ａ，Ｂが形成される。
【００３４】そして、特にこの実施例では、段差部Ａ，
Ｂとチャネル長（ＬC ）端との距離（Δ１），（Δ２）
がそれぞれ２ミクロンとチャネル長（ＬC ）端に近接し
て配置されている。
Ｂとチャネル長（ＬC ）端との距離（Δ１），（Δ２）
がそれぞれ２ミクロンとチャネル長（ＬC ）端に近接し
て配置されている。
【００３５】従って、この段差部Ａ，Ｂは、絶縁膜(12
3) の絶縁不良を招くほど急峻ではないものの、チャネ
ル長（ＬC ）端近傍の半導体薄膜(125) に対して十分に
電界を集中させるように機能するため、リーク電流の増
大を招くことなく移動度が十分に向上される。
3) の絶縁不良を招くほど急峻ではないものの、チャネ
ル長（ＬC ）端近傍の半導体薄膜(125) に対して十分に
電界を集中させるように機能するため、リーク電流の増
大を招くことなく移動度が十分に向上される。
【００３６】本発明者等の実験によれば、段差部Ａ，Ｂ
とチャネル長（ＬC ）端との距離（Δ１），（Δ２）
は、チャネル長（ＬC ）に対して、それぞれチャネル長
（ＬC）＊１／４以下に設定されることが特に望ましい
ことが判明した。
とチャネル長（ＬC ）端との距離（Δ１），（Δ２）
は、チャネル長（ＬC ）に対して、それぞれチャネル長
（ＬC）＊１／４以下に設定されることが特に望ましい
ことが判明した。
【００３７】次に、この実施例のアクティブマトリクス
型表示装置用アレイ基板(1) の製造プロセスについて簡
単に説明する。まず、図４（ａ）に示すように、ガラス
基板(100) の一主面上にアルミニウム（Ａｌ）膜とモリ
ブデン（Ｍｏ）膜とを順次２０００オングストローム、
５００オングストロームの膜厚となるようにスパッター
によって堆積する。この後、フォトレジストを配し、露
光、現像した後、燐酸、酢酸及び硝酸の混酸を用いてエ
ッチングすることにより、アルミニウム（Ａｌ）膜とモ
リブデン（Ｍｏ）膜とのエッチングレートの差からモリ
ブデン（Ｍｏ）膜にサイドエッチが入り、テーパー状の
第１金属層(111),(191) 及び第１金属層(111),(191) の
上面のみに配置される第２金属層(113),(193) を得る。
尚、図示しないが、同時にアルミニウム（Ａｌ）膜とモ
リブデン（Ｍｏ）膜とから成る第１マスク合わせマーク
を形成しておく。
型表示装置用アレイ基板(1) の製造プロセスについて簡
単に説明する。まず、図４（ａ）に示すように、ガラス
基板(100) の一主面上にアルミニウム（Ａｌ）膜とモリ
ブデン（Ｍｏ）膜とを順次２０００オングストローム、
５００オングストロームの膜厚となるようにスパッター
によって堆積する。この後、フォトレジストを配し、露
光、現像した後、燐酸、酢酸及び硝酸の混酸を用いてエ
ッチングすることにより、アルミニウム（Ａｌ）膜とモ
リブデン（Ｍｏ）膜とのエッチングレートの差からモリ
ブデン（Ｍｏ）膜にサイドエッチが入り、テーパー状の
第１金属層(111),(191) 及び第１金属層(111),(191) の
上面のみに配置される第２金属層(113),(193) を得る。
尚、図示しないが、同時にアルミニウム（Ａｌ）膜とモ
リブデン（Ｍｏ）膜とから成る第１マスク合わせマーク
を形成しておく。
【００３８】この後、第１金属層(111),(191) の側壁及
び第２金属層(113),(193) を被覆するようにモリブデン
（Ｍｏ）−タングステン（Ｗ）合金膜をスパッターによ
って堆積し、フォトレジストを配し、上記したマスク位
置合わせマークに位置合わせして露光、現像してモリブ
デン（Ｍｏ）−タングステン（Ｗ）合金膜をパータニン
グして、図４（ｂ）に示すように、第１金属層(111),(1
91) 及び第２金属層(113),(193) と合金層(115),(195)
との３層構造の走査線Ｙn-1 を得る。尚、上記した工程
と同時に、走査線Ｙn-1 と同様の３層構造の補助容量線
Ｃn-1 を得る。また、図示しないが、モリブデン（Ｍ
ｏ）−タングステン（Ｗ）膜のパターニングと同時に第
２マスク合わせマークを形成しておき、以降の露光は第
２マスク合わせマークに基づいて行う。
び第２金属層(113),(193) を被覆するようにモリブデン
（Ｍｏ）−タングステン（Ｗ）合金膜をスパッターによ
って堆積し、フォトレジストを配し、上記したマスク位
置合わせマークに位置合わせして露光、現像してモリブ
デン（Ｍｏ）−タングステン（Ｗ）合金膜をパータニン
グして、図４（ｂ）に示すように、第１金属層(111),(1
91) 及び第２金属層(113),(193) と合金層(115),(195)
との３層構造の走査線Ｙn-1 を得る。尚、上記した工程
と同時に、走査線Ｙn-1 と同様の３層構造の補助容量線
Ｃn-1 を得る。また、図示しないが、モリブデン（Ｍ
ｏ）−タングステン（Ｗ）膜のパターニングと同時に第
２マスク合わせマークを形成しておき、以降の露光は第
２マスク合わせマークに基づいて行う。
【００３９】このようにして形成される走査線n-1 およ
び補助容量線Ｃn-1 上に酸化シリコン（ＳｉＯ2 ）膜を
堆積する。また、図示しないが、ＣＶＤ装置の反応炉内
に基板(100) を配置し、反応ガスとして２００sccmの流
量のシラン（ＳｉＨ4 ）、１０００sccmの流量のアンモ
ニア（ＮＨ3 ）、７０００sccmの流量の窒素（Ｎ2 ）を
反応炉(113) 内に導入すると共に、反応炉内を１Torrに
維持し、更にガラス基板温度を３３０℃まで上昇させ
る。そして、１３００Ｗの高周波電圧を供給し、これに
よりシラン（ＳｉＨ4）およびアンモニア（ＮＨ3 ）を
プラズマ励起させてシリコンナイトライド（ＳｉＮx ）
を５００オングストロームの膜厚で堆積させる。このよ
うにして、図４（ｃ）に示す酸化シリコン（ＳｉＯ2 ）
膜とシリコンナイトライド（ＳｉＮx ）との積層構造の
絶縁膜(121) を走査線n-1 および補助容量線Ｃn-1 上に
堆積する。
び補助容量線Ｃn-1 上に酸化シリコン（ＳｉＯ2 ）膜を
堆積する。また、図示しないが、ＣＶＤ装置の反応炉内
に基板(100) を配置し、反応ガスとして２００sccmの流
量のシラン（ＳｉＨ4 ）、１０００sccmの流量のアンモ
ニア（ＮＨ3 ）、７０００sccmの流量の窒素（Ｎ2 ）を
反応炉(113) 内に導入すると共に、反応炉内を１Torrに
維持し、更にガラス基板温度を３３０℃まで上昇させ
る。そして、１３００Ｗの高周波電圧を供給し、これに
よりシラン（ＳｉＨ4）およびアンモニア（ＮＨ3 ）を
プラズマ励起させてシリコンナイトライド（ＳｉＮx ）
を５００オングストロームの膜厚で堆積させる。このよ
うにして、図４（ｃ）に示す酸化シリコン（ＳｉＯ2 ）
膜とシリコンナイトライド（ＳｉＮx ）との積層構造の
絶縁膜(121) を走査線n-1 および補助容量線Ｃn-1 上に
堆積する。
【００４０】この後、同一の反応炉内で、反応ガスを４
００sccmの流量のシラン（ＳｉＨ4）、１４００sccmの
流量の水素（Ｈ2 ）にガスを切り換えて反応炉内に導入
し、更に１５０Ｗの高周波電力を供給して、絶縁膜(12
1) 上にａ−Ｓｉ：Ｈ薄膜(123) を５００オングストロ
ームの膜厚で堆積させる。尚、ａ−Ｓｉ：Ｈ薄膜(123)
の堆積に際しても反応炉内を１Torrに維持する。
００sccmの流量のシラン（ＳｉＨ4）、１４００sccmの
流量の水素（Ｈ2 ）にガスを切り換えて反応炉内に導入
し、更に１５０Ｗの高周波電力を供給して、絶縁膜(12
1) 上にａ−Ｓｉ：Ｈ薄膜(123) を５００オングストロ
ームの膜厚で堆積させる。尚、ａ−Ｓｉ：Ｈ薄膜(123)
の堆積に際しても反応炉内を１Torrに維持する。
【００４１】再び、反応ガスとして２００sccmの流量の
シラン（ＳｉＨ4 ）、１０００sccmの流量のアンモニア
（ＮＨ3 ）、キャリアガスとして７０００sccmの流量の
窒素（Ｎ2 ）を反応炉内に導入すると共に、１３００Ｗ
の高周波電圧を供給して、シリコンナイトライド（Ｓｉ
Ｎx ）を３０００オングストロームの膜厚で堆積させ
る。尚、シリコンナイトライド（ＳｉＮx ）の堆積に際
しても反応炉内は同様の１Torrに維持する。
シラン（ＳｉＨ4 ）、１０００sccmの流量のアンモニア
（ＮＨ3 ）、キャリアガスとして７０００sccmの流量の
窒素（Ｎ2 ）を反応炉内に導入すると共に、１３００Ｗ
の高周波電圧を供給して、シリコンナイトライド（Ｓｉ
Ｎx ）を３０００オングストロームの膜厚で堆積させ
る。尚、シリコンナイトライド（ＳｉＮx ）の堆積に際
しても反応炉内は同様の１Torrに維持する。
【００４２】この後、基板(100) を反応炉内から搬出
し、シリコンナイトライド（ＳｉＮx）上にフォトレジ
ストを塗布し、ガラス基板(100) 裏面ら光を照射するこ
とで、走査線Ｙn-1 に自己整合された露光が成され、現
像、パターニングして図４（ｃ）に示すチャネル保護膜
(127) を得る。
し、シリコンナイトライド（ＳｉＮx）上にフォトレジ
ストを塗布し、ガラス基板(100) 裏面ら光を照射するこ
とで、走査線Ｙn-1 に自己整合された露光が成され、現
像、パターニングして図４（ｃ）に示すチャネル保護膜
(127) を得る。
【００４３】次に、ａ−Ｓｉ：Ｈ薄膜(123) を島状にパ
ターニングして半導体薄膜(125) とする。そして、図４
（ｄ）に示すように、ＣＶＤ装置内に配置してｎ+ ａ−
Ｓｉ：Ｈ薄膜を堆積し、パターニングして島状のｎ+ ａ
−Ｓｉ：Ｈ薄膜(128) とし、更にＩ．Ｔ．Ｏ．膜を成
膜、パターニングして画素電極(181) を形成する。
ターニングして半導体薄膜(125) とする。そして、図４
（ｄ）に示すように、ＣＶＤ装置内に配置してｎ+ ａ−
Ｓｉ：Ｈ薄膜を堆積し、パターニングして島状のｎ+ ａ
−Ｓｉ：Ｈ薄膜(128) とし、更にＩ．Ｔ．Ｏ．膜を成
膜、パターニングして画素電極(181) を形成する。
【００４４】更に、アルミニウムを被着し、パターニン
グして、図２に示すように、ソース電極(135) 、ドレイ
ン電極(133) 、およびソース電極(135) と半導体薄膜(1
25)との間に配置される低抵抗半導体膜(129) 、ドレイ
ン電極(133) と半導体薄膜(125) との間に配置される低
抵抗半導体膜(129) とを得る。
グして、図２に示すように、ソース電極(135) 、ドレイ
ン電極(133) 、およびソース電極(135) と半導体薄膜(1
25)との間に配置される低抵抗半導体膜(129) 、ドレイ
ン電極(133) と半導体薄膜(125) との間に配置される低
抵抗半導体膜(129) とを得る。
【００４５】上述した製造方法によれば、３層構造の走
査線Ｙｊを２回のパターニングで旨くテーパー状に形成
できるという効果を奏する。また、走査線Ｙｊを構成す
る各層をそれぞれ堆積し個別にパターニングしてもかま
わない。しかしながら、このような製造方法では、各層
の合わせ精度を考慮する必要があるため、走査線Ｙｊの
配線幅に対する配線抵抗としては、上記した製造方法が
有利である。また、上記した製造方法によれば、走査線
Ｙｊの段差部がチャネル長（Ｌc ）端に近接して配置で
きるので、走査線Ｙｊを構成する各層をそれぞれ個別に
パターニングすることに比べて高い移動度が確保でき
る。
査線Ｙｊを２回のパターニングで旨くテーパー状に形成
できるという効果を奏する。また、走査線Ｙｊを構成す
る各層をそれぞれ堆積し個別にパターニングしてもかま
わない。しかしながら、このような製造方法では、各層
の合わせ精度を考慮する必要があるため、走査線Ｙｊの
配線幅に対する配線抵抗としては、上記した製造方法が
有利である。また、上記した製造方法によれば、走査線
Ｙｊの段差部がチャネル長（Ｌc ）端に近接して配置で
きるので、走査線Ｙｊを構成する各層をそれぞれ個別に
パターニングすることに比べて高い移動度が確保でき
る。
【００４６】上記した実施例では、半導体薄膜としてａ
−Ｓｉ：Ｈを用いる場合を例にとり説明したが、ｐ−Ｓ
ｉであっても良く、また微結晶シリコン等であっても良
いことは言うまでもない。
−Ｓｉ：Ｈを用いる場合を例にとり説明したが、ｐ−Ｓ
ｉであっても良く、また微結晶シリコン等であっても良
いことは言うまでもない。
【００４７】
【発明の効果】この発明の半導体装置およびその製造方
法によれば、走査線の配線抵抗が十分に低減され、しか
も過酷な製造条件であっても、製造歩留まりが低下する
ことなく、よって優れた生産性が確保できる。また、本
発明の製造方法によれば、少ないパターニング数で製造
歩留まりの低下のない、走査線の配線抵抗が十分に低減
された半導体装置が得られる。
法によれば、走査線の配線抵抗が十分に低減され、しか
も過酷な製造条件であっても、製造歩留まりが低下する
ことなく、よって優れた生産性が確保できる。また、本
発明の製造方法によれば、少ないパターニング数で製造
歩留まりの低下のない、走査線の配線抵抗が十分に低減
された半導体装置が得られる。
【図１】図１は、本発明の一実施例のアクティブマトリ
クス型表示装置用アレイ基板の一部概略正面図である。
クス型表示装置用アレイ基板の一部概略正面図である。
【図２】図２は、図１中Ａ−Ａ’線に沿って切断したア
クティブマトリクス型表示装置用アレイ基板の一部概略
断面図である。
クティブマトリクス型表示装置用アレイ基板の一部概略
断面図である。
【図３】図３は、図１のＴＦＴの一部概略断面図であ
る。
る。
【図４】図４は、図１のアクティブマトリクス型表示装
置用アレイ基板の製造プロセスを説明するための図であ
る。
置用アレイ基板の製造プロセスを説明するための図であ
る。
(1) …アクティブマトリクス型表示装置用アレイ基板 (111) …第１金属層 (113) …第２金属層 (115) …合金層 (131) …ＴＦＴ (181) …画素電極 Ｘｉ…信号線 Ｙｊ…走査線 Ｃｊ…補助容量線
フロントページの続き (72)発明者 堂城 政幸 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (4)
- 【請求項１】 絶縁基板上に走査線，前記走査線を被覆
する絶縁膜，前記走査線上に前記絶縁膜を介して配置さ
れる非単結晶シリコン薄膜および前記非単結晶シリコン
薄膜に電気的に接続されるソース電極及びドレイン電極
を備えた半導体装置において、 前記走査線はアルミニウム（Ａｌ）を主成分とする第１
金属層と、前記第１金属層を被覆する合金層と、前記第
１金属層と前記合金層との間に配置された前記合金層を
構成する一元素を主成分とした第２金属層とを備えたこ
とを特徴とした半導体装置。 - 【請求項２】 前記合金層はモリブデン（Ｍｏ）−タン
グステン（Ｗ）合金もしくはモリブデン（Ｍｏ）−タン
タル（Ｔａ）合金であることを特徴とした請求項１記載
の半導体装置。 - 【請求項３】 前記第２金属層はモリブデン（Ｍｏ）を
主成分とすることを特徴とした請求項２記載の半導体装
置。 - 【請求項４】 絶縁基板上にアルミニウム（Ａｌ）を主
成分とする第１金属層と，前記第１金属層を被覆する合
金層と，前記第１金属層と前記合金層との間に配置され
た前記合金層を構成する一元素を主成分とした第２金属
層とを含む走査線と、前記走査線を被覆する絶縁膜と、
前記走査線上に前記絶縁膜を介して配置される非単結晶
シリコン薄膜および前記非単結晶シリコン薄膜に電気的
に接続されるソース電極及びドレイン電極を備えた半導
体装置の製造方法であって、 前記絶縁基板上にアルミニウム（Ａｌ）を主成分とする
第１金属膜及び前記合金層を構成する前記一元素を主成
分とした第２金属膜を堆積する工程と、 前記第１金属膜及び前記第２金属膜をパターニングして
第１金属層及び第２金属層を形成する工程と、 前記第１金属層及び前記第２金属層を被覆する合金膜を
堆積する工程と、 前記合金膜をパターニングする工程とにより前記走査線
を構成することを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5841095A JPH08254680A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5841095A JPH08254680A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08254680A true JPH08254680A (ja) | 1996-10-01 |
Family
ID=13083609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5841095A Pending JPH08254680A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08254680A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-03-17 JP JP5841095A patent/JPH08254680A/ja active Pending
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