JP2820064B2 - 薄膜トランジスタとこれを用いた液晶表示装置 - Google Patents
薄膜トランジスタとこれを用いた液晶表示装置Info
- Publication number
- JP2820064B2 JP2820064B2 JP10333595A JP10333595A JP2820064B2 JP 2820064 B2 JP2820064 B2 JP 2820064B2 JP 10333595 A JP10333595 A JP 10333595A JP 10333595 A JP10333595 A JP 10333595A JP 2820064 B2 JP2820064 B2 JP 2820064B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- gate electrode
- liquid crystal
- layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタとこ
のトランジスタをスイッチング素子とした液晶表示装置
に関するものである。
のトランジスタをスイッチング素子とした液晶表示装置
に関するものである。
【０００２】
【従来の技術】近年、薄膜トランジスタ（以下、ＴＦＴ
と呼ぶ）を応用した液晶表示装置は大型化及び高精細度
化が進んでいる。液晶表示装置は複数本のゲート線とこ
れらと直交するように設けられた複数のソース線の各交
点にスイッチング素子としてＴＦＴを備え、このＴＦＴ
をＯＮ／ＯＦＦすることにより、ソース線から供給され
る信号を画素電極に供給することによって、画素の表示
を制御している。
と呼ぶ）を応用した液晶表示装置は大型化及び高精細度
化が進んでいる。液晶表示装置は複数本のゲート線とこ
れらと直交するように設けられた複数のソース線の各交
点にスイッチング素子としてＴＦＴを備え、このＴＦＴ
をＯＮ／ＯＦＦすることにより、ソース線から供給され
る信号を画素電極に供給することによって、画素の表示
を制御している。
【０００３】しかしながら、近年の液晶表示装置の大型
化に伴いゲート線、ソース線などの配線の配線長が長く
なることから、配線抵抗の増大が問題となっている。ゲ
ート線には画素数に相当するＴＦＴが接続されており、
また各種の寄生容量も接続されている。そのため、ゲー
ト線に供給されるゲート信号は配線抵抗と各種の寄生容
量によって規定される時定数によって、信号遅延の問題
が発生することから、所定の時間内に正常なスイッチン
グ動作を完了することが困難な場合も発生する。この問
題を解決するためには、 １．ゲート線幅を広くする。
化に伴いゲート線、ソース線などの配線の配線長が長く
なることから、配線抵抗の増大が問題となっている。ゲ
ート線には画素数に相当するＴＦＴが接続されており、
また各種の寄生容量も接続されている。そのため、ゲー
ト線に供給されるゲート信号は配線抵抗と各種の寄生容
量によって規定される時定数によって、信号遅延の問題
が発生することから、所定の時間内に正常なスイッチン
グ動作を完了することが困難な場合も発生する。この問
題を解決するためには、 １．ゲート線幅を広くする。
【０００４】２．固有電気抵抗の低い材料を選択する。
の方法がある。しかし、上記１のゲート線幅を広くする
方法は、画素部の開口率を小さくするため通常用いられ
ない。また上記２の方法は、従来から、ゲート電極に固
有抵抗の低い材料としてアルミニウム（Ａｌ）を用いる
ことが検討されているが、このＡｌは、数百℃に加熱す
ると表面にヒロックが発生するという問題がある。この
ため、ゲート電極を形成した後の絶縁膜等の成膜時にゲ
ート電極の表面にヒロックが発生し、このヒロックの影
響でゲート電極とソース電極とが短絡してしまう。この
解決方法として、従来からＡｌに微量の高融点金属（Ｓ
ｉ，Ｔａ等）を含有させると、加熱時におけるヒロック
の発生が抑制されることが解明されている。
の方法がある。しかし、上記１のゲート線幅を広くする
方法は、画素部の開口率を小さくするため通常用いられ
ない。また上記２の方法は、従来から、ゲート電極に固
有抵抗の低い材料としてアルミニウム（Ａｌ）を用いる
ことが検討されているが、このＡｌは、数百℃に加熱す
ると表面にヒロックが発生するという問題がある。この
ため、ゲート電極を形成した後の絶縁膜等の成膜時にゲ
ート電極の表面にヒロックが発生し、このヒロックの影
響でゲート電極とソース電極とが短絡してしまう。この
解決方法として、従来からＡｌに微量の高融点金属（Ｓ
ｉ，Ｔａ等）を含有させると、加熱時におけるヒロック
の発生が抑制されることが解明されている。
【０００５】
【発明が解決しようとする課題】図２は、固有電気抵抗
の低い材料ＡｌＳｉ合金でゲート電極を形成したＴＦＴ
の断面構造図である。ガラス基板等の絶縁性基板２１の
表面にＡｌに高融点金属のＳｉを混合したアルミニウム
合金から成る第一の金属層２２とその第一の金属層２２
を完全に被覆するように形成されたクロム（Ｃｒ）から
成る第二の金属層２３によってゲート電極２４が構成さ
れ、このゲート電極２４を覆うごとく絶縁層２５を設
け、その上に半導体層２６、その上にソース電極２７及
びドレイン電極２８を順次設けた構造となっている。
の低い材料ＡｌＳｉ合金でゲート電極を形成したＴＦＴ
の断面構造図である。ガラス基板等の絶縁性基板２１の
表面にＡｌに高融点金属のＳｉを混合したアルミニウム
合金から成る第一の金属層２２とその第一の金属層２２
を完全に被覆するように形成されたクロム（Ｃｒ）から
成る第二の金属層２３によってゲート電極２４が構成さ
れ、このゲート電極２４を覆うごとく絶縁層２５を設
け、その上に半導体層２６、その上にソース電極２７及
びドレイン電極２８を順次設けた構造となっている。
【０００６】この構造では、第一の金属層であるＡｌＳ
ｉ合金を大型化及び高精細化のために２００ｎｍ以上の
膜厚にした場合、ゲート電極の端部２９に製造工程での
熱処理によりヒロックが発生し、第二の金属層２３で完
全に被覆することができないため、その部分の絶縁耐圧
が劣化し、ゲート電極２４とソース電極２７との間に短
絡欠陥が発生する。また、従来のＡｌの湿式エッチング
に用いられている燐酸系エッチング液を改善し（特出４
−２７４００４）、ゲート電極２４の断面形状を約６０
°のテーパー形状に加工しても、短絡欠陥の発生を完全
になくすことはできなかった。また、湿式の燐酸系エッ
チングでは不純物のＳｉを除去することができず、乾式
のエッチング等が必要となり生産性にも問題があった。
ｉ合金を大型化及び高精細化のために２００ｎｍ以上の
膜厚にした場合、ゲート電極の端部２９に製造工程での
熱処理によりヒロックが発生し、第二の金属層２３で完
全に被覆することができないため、その部分の絶縁耐圧
が劣化し、ゲート電極２４とソース電極２７との間に短
絡欠陥が発生する。また、従来のＡｌの湿式エッチング
に用いられている燐酸系エッチング液を改善し（特出４
−２７４００４）、ゲート電極２４の断面形状を約６０
°のテーパー形状に加工しても、短絡欠陥の発生を完全
になくすことはできなかった。また、湿式の燐酸系エッ
チングでは不純物のＳｉを除去することができず、乾式
のエッチング等が必要となり生産性にも問題があった。
【０００７】次に、ＡｌＴａ合金は、ＴａがＡｌの中に
固溶しているため、Ｔａ自身もエッチングにより除去さ
れ、Ｔａの残渣が発生しないという利点があるが、Ａｌ
Ｔａ合金でゲート電極２４を形成した場合、固有電気抵
抗が純Ａｌの約５倍になるため膜厚を厚くせざるをえ
ず、この結果絶縁層２５の被覆特性が悪くなり、ゲート
電極２４とソース電極２７との間に短絡欠陥が発生して
しまうという課題があった。
固溶しているため、Ｔａ自身もエッチングにより除去さ
れ、Ｔａの残渣が発生しないという利点があるが、Ａｌ
Ｔａ合金でゲート電極２４を形成した場合、固有電気抵
抗が純Ａｌの約５倍になるため膜厚を厚くせざるをえ
ず、この結果絶縁層２５の被覆特性が悪くなり、ゲート
電極２４とソース電極２７との間に短絡欠陥が発生して
しまうという課題があった。
【０００８】
【課題を解決するための手段】上記問題を解決するため
本発明の薄膜トランジスタ及びこれを用いた液晶表示装
置は、絶縁性基板上にゲート電極が設けられ、この絶縁
性基板およびゲート電極上に絶縁膜が、さらにその上方
に半導体層が設けられ、この半導体層上にソース電極お
よびドレイン電極がゲート電極の直上で互いに対向する
よう設けられた薄膜トランジスタであり、ゲート電極
は、純アルミニウムから成る下層、タンタルを不純物と
して混合したアルミニウム合金から成る上層の二層構造
を有する第一の金属層と、アルミニウムより高い融点を
有する金属から成り第一の金属層の上方に設けられた第
二の金属層とを有し、第二の金属層は第一の金属層を完
全に被覆した構成を有する。
本発明の薄膜トランジスタ及びこれを用いた液晶表示装
置は、絶縁性基板上にゲート電極が設けられ、この絶縁
性基板およびゲート電極上に絶縁膜が、さらにその上方
に半導体層が設けられ、この半導体層上にソース電極お
よびドレイン電極がゲート電極の直上で互いに対向する
よう設けられた薄膜トランジスタであり、ゲート電極
は、純アルミニウムから成る下層、タンタルを不純物と
して混合したアルミニウム合金から成る上層の二層構造
を有する第一の金属層と、アルミニウムより高い融点を
有する金属から成り第一の金属層の上方に設けられた第
二の金属層とを有し、第二の金属層は第一の金属層を完
全に被覆した構成を有する。
【０００９】
【作用】本発明は上記構成にすることによって、第一の
金属層の下層の純Ａｌはゲート電極の抵抗を低くし、上
層のＡｌＴａ合金はヒロックを抑制し、またこの第一の
金属層を高融点材料から成る第二の金属層で完全に被覆
するため、製造工程中での熱処理によるヒロック等の変
形の発生はＡｌＴａ合金および第二の金属層によって完
全に防止される。そして第一の金属層のうち、上層の端
部の断面角度Ｂと、下層の端部の断面角度Ａを本発明の
条件に形成することにより、第一の金属層の端部に鋭い
エッジがなくなり、この端部に発生するヒロックを防止
するものである。
金属層の下層の純Ａｌはゲート電極の抵抗を低くし、上
層のＡｌＴａ合金はヒロックを抑制し、またこの第一の
金属層を高融点材料から成る第二の金属層で完全に被覆
するため、製造工程中での熱処理によるヒロック等の変
形の発生はＡｌＴａ合金および第二の金属層によって完
全に防止される。そして第一の金属層のうち、上層の端
部の断面角度Ｂと、下層の端部の断面角度Ａを本発明の
条件に形成することにより、第一の金属層の端部に鋭い
エッジがなくなり、この端部に発生するヒロックを防止
するものである。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながらその製造方法並びに構成を詳細に述べる。
ながらその製造方法並びに構成を詳細に述べる。
【００１１】図１は本発明の一実施例におけるＴＦＴの
断面構造である。ガラス基板等の絶縁性基板１の表面に
スパッタ法または蒸着法等により連続的に膜厚１００〜
５００ｎｍの純Ａｌから成る下層２と膜厚５０〜２５０
ｎｍのＡｌＴａ合金から成る上層３を堆積することによ
り第一の金属層４を形成する。そして、通常のフォトリ
ソグラフィー法を用いて、所望のレジストパターンを形
成し、エッチング液とし濃度８５％の燐酸（Ｈ3Ｐ
Ｏ4）、濃度６１％の硝酸（ＨＮＯ3）、酢酸（ＣＨ3Ｃ
ＯＯＨ）及び水（Ｈ2Ｏ）をそれぞれ、１６：４：４：
１の比率で容量混合し、２０〜５０℃にて純ＡｌとＡｌ
Ｔａ合金を同時にパターニングし第一の金属層４を所望
の形状に形成する。この時、第一の金属層４の下層２の
端部２ａと絶縁性基板１とが成す断面角度Ａは６０度以
下で、上層３の端部３ａと絶縁性基板１とが成す断面角
度Ｂは断面角度Ａよりも小さい角度に形成される。また
この際に、上層３のＡｌＴａ合金の不純物Ｔａも同時に
除去することができるのでＴａの残渣は発生しない。エ
ッチング液の混合比の範囲は、Ｈ3ＰＯ4：ＨＮＯ3：Ｃ
Ｈ3ＣＯＯＨ：Ｈ2Ｏ＝１６：４〜７：４：１であれば良
い。
断面構造である。ガラス基板等の絶縁性基板１の表面に
スパッタ法または蒸着法等により連続的に膜厚１００〜
５００ｎｍの純Ａｌから成る下層２と膜厚５０〜２５０
ｎｍのＡｌＴａ合金から成る上層３を堆積することによ
り第一の金属層４を形成する。そして、通常のフォトリ
ソグラフィー法を用いて、所望のレジストパターンを形
成し、エッチング液とし濃度８５％の燐酸（Ｈ3Ｐ
Ｏ4）、濃度６１％の硝酸（ＨＮＯ3）、酢酸（ＣＨ3Ｃ
ＯＯＨ）及び水（Ｈ2Ｏ）をそれぞれ、１６：４：４：
１の比率で容量混合し、２０〜５０℃にて純ＡｌとＡｌ
Ｔａ合金を同時にパターニングし第一の金属層４を所望
の形状に形成する。この時、第一の金属層４の下層２の
端部２ａと絶縁性基板１とが成す断面角度Ａは６０度以
下で、上層３の端部３ａと絶縁性基板１とが成す断面角
度Ｂは断面角度Ａよりも小さい角度に形成される。また
この際に、上層３のＡｌＴａ合金の不純物Ｔａも同時に
除去することができるのでＴａの残渣は発生しない。エ
ッチング液の混合比の範囲は、Ｈ3ＰＯ4：ＨＮＯ3：Ｃ
Ｈ3ＣＯＯＨ：Ｈ2Ｏ＝１６：４〜７：４：１であれば良
い。
【００１２】次に、第一の金属層４を完全に被覆するよ
うにスパッタ法または蒸着法等により膜厚１００〜２０
０ｎｍのＣｒから成る第二の金属層５を形成し、第一の
金属層４とともにゲート電極６を得る。第二の金属層５
はＣｒの他、ＷやＴｉあるいはＴａのいずれか１種で構
成してもよく、またこれらの合金でもよい。
うにスパッタ法または蒸着法等により膜厚１００〜２０
０ｎｍのＣｒから成る第二の金属層５を形成し、第一の
金属層４とともにゲート電極６を得る。第二の金属層５
はＣｒの他、ＷやＴｉあるいはＴａのいずれか１種で構
成してもよく、またこれらの合金でもよい。
【００１３】次に、このゲート電極６を被覆して絶縁膜
である窒化シリコン（ＳｉＮｘ）膜から成るゲート絶縁
層７を膜厚２００〜３００ｎｍで絶縁性基板１およびゲ
ート電極６の表面上に形成する。このゲート絶縁層７
は、例えばプラズマＣＶＤ法により形成する。さらに、
ゲート絶縁層７の上に、アモルファスシリコン（ａ−Ｓ
ｉ）から成る半導体層８を所定の膜厚に形成し、そして
その半導体層８の表面でゲート電極６の直上のチャンネ
ル形成領域以外に、スパッタ法または蒸着法によりアル
ミニウム（Ａｌ）とチタン（Ｔｉ）等からなるソース電
極９及びドレイン電極１０を互いに対向するよう形成し
ている。
である窒化シリコン（ＳｉＮｘ）膜から成るゲート絶縁
層７を膜厚２００〜３００ｎｍで絶縁性基板１およびゲ
ート電極６の表面上に形成する。このゲート絶縁層７
は、例えばプラズマＣＶＤ法により形成する。さらに、
ゲート絶縁層７の上に、アモルファスシリコン（ａ−Ｓ
ｉ）から成る半導体層８を所定の膜厚に形成し、そして
その半導体層８の表面でゲート電極６の直上のチャンネ
ル形成領域以外に、スパッタ法または蒸着法によりアル
ミニウム（Ａｌ）とチタン（Ｔｉ）等からなるソース電
極９及びドレイン電極１０を互いに対向するよう形成し
ている。
【００１４】以上本発明のように純Ａｌを下層に用いて
その上にヒロックを抑制するＡｌＴａ合金から成る上層
を設置することにより、固有抵抗値を増加させずにヒロ
ックの発生を抑制するものである。
その上にヒロックを抑制するＡｌＴａ合金から成る上層
を設置することにより、固有抵抗値を増加させずにヒロ
ックの発生を抑制するものである。
【００１５】さらに、Ａｌよりも高い融点を有する第二
の金属層５にて第一の金属層４を完全に被覆することに
より、ＴＦＴの製造工程中での熱処理によるＡｌのヒロ
ック等の変形の発生が抑制される。
の金属層５にて第一の金属層４を完全に被覆することに
より、ＴＦＴの製造工程中での熱処理によるＡｌのヒロ
ック等の変形の発生が抑制される。
【００１６】これら相乗の抑制効果により、ヒロック等
の発生によるゲート絶縁層７の耐圧の劣化に伴う層間絶
縁不良が防止されることから、ゲート電極６とソース電
極９及びドレイン電極１０との間に短絡欠陥の発生が極
めて少なくなり、ＴＦＴの歩留まりを大幅に改善するこ
とができる。
の発生によるゲート絶縁層７の耐圧の劣化に伴う層間絶
縁不良が防止されることから、ゲート電極６とソース電
極９及びドレイン電極１０との間に短絡欠陥の発生が極
めて少なくなり、ＴＦＴの歩留まりを大幅に改善するこ
とができる。
【００１７】また、断面角度Ａを６０度以下、断面角度
Ｂを断面角度Ａよりも小さくすることにより、第一の金
属層４の端部の鋭いエッジをなくすことができる。
Ｂを断面角度Ａよりも小さくすることにより、第一の金
属層４の端部の鋭いエッジをなくすことができる。
【００１８】例えばエッジ１１とエッジ１２はともに１
８０°に近い鈍角であり、この角度はエッジ１１、エッ
ジ１２の界面エネルギーの増大を抑えるのに役立ってい
る。従ってエッジ１１、エッジ１２においてヒロックが
優先的に発生するのを抑えることができる。
８０°に近い鈍角であり、この角度はエッジ１１、エッ
ジ１２の界面エネルギーの増大を抑えるのに役立ってい
る。従ってエッジ１１、エッジ１２においてヒロックが
優先的に発生するのを抑えることができる。
【００１９】しかもエッジ１１、エッジ１２が１８０°
に近い鈍角であれば第二の金属層５による被覆が容易で
あり、エッジ１１、エッジ１２のみが被覆されないとい
った不都合が解消される。
に近い鈍角であれば第二の金属層５による被覆が容易で
あり、エッジ１１、エッジ１２のみが被覆されないとい
った不都合が解消される。
【００２０】また、本実施例によれば、ゲート電極６の
第一の金属層４の下層２の純Ａｌと上層３のＡｌＴａ合
金が同時にエッチングでき、ＡｌＳｉ合金などで見られ
る不純物除去工程を必要とせず製造コストの低減ができ
る。
第一の金属層４の下層２の純Ａｌと上層３のＡｌＴａ合
金が同時にエッチングでき、ＡｌＳｉ合金などで見られ
る不純物除去工程を必要とせず製造コストの低減ができ
る。
【００２１】また、ゲート絶縁層７は本実施例では単層
構造であるが膜質の異なる多層構造の絶縁層としてもよ
い。
構造であるが膜質の異なる多層構造の絶縁層としてもよ
い。
【００２２】そして、本実施例の薄膜トランジスタを液
晶表示装置のスイッチング素子として用いることによ
り、表示欠陥の少ない液晶表示装置を得ることができる
ものである。液晶表示装置は、２枚の互いに対向する絶
縁性基板の間隙に液晶材料を挟持した構成であり、これ
ら互いに対向する側の絶縁性基板の一主面、つまり液晶
材料と接する面に上記実施例の薄膜トランジスタを設け
ればよい。
晶表示装置のスイッチング素子として用いることによ
り、表示欠陥の少ない液晶表示装置を得ることができる
ものである。液晶表示装置は、２枚の互いに対向する絶
縁性基板の間隙に液晶材料を挟持した構成であり、これ
ら互いに対向する側の絶縁性基板の一主面、つまり液晶
材料と接する面に上記実施例の薄膜トランジスタを設け
ればよい。
【００２３】
【発明の効果】以上のように本発明によれば、ＴＦＴの
製造工程中での熱処理によるＡｌのヒロック等の変形の
発生が抑制されることから、変形の発生による絶縁層の
耐圧の劣化に伴う層間絶縁不良が防止される。例えばゲ
ート電極とソース電極及びドレイン電極との間に短絡欠
陥の発生が極めて少なくなり、歩留まりが高く、信頼性
に優れたＴＦＴを製造できることになる。
製造工程中での熱処理によるＡｌのヒロック等の変形の
発生が抑制されることから、変形の発生による絶縁層の
耐圧の劣化に伴う層間絶縁不良が防止される。例えばゲ
ート電極とソース電極及びドレイン電極との間に短絡欠
陥の発生が極めて少なくなり、歩留まりが高く、信頼性
に優れたＴＦＴを製造できることになる。
【００２４】このようなＴＦＴを液晶表示装置のスイッ
チング素子として用いれば、ゲート線の配線抵抗を大幅
に低減でき、ゲート信号の遅延の問題を解消できること
だけでなく、歩留まりが高く、信頼性に優れた液晶表示
装置を実現することができる。
チング素子として用いれば、ゲート線の配線抵抗を大幅
に低減でき、ゲート信号の遅延の問題を解消できること
だけでなく、歩留まりが高く、信頼性に優れた液晶表示
装置を実現することができる。
【図１】本発明の一実施例における薄膜トランジスタの
断面図
断面図
【図２】従来の薄膜トランジスタの断面図
１ 絶縁性基板 ２ 下層 ２ａ 下層の端部 ３ 上層 ３ａ 上層の端部 ４ 第一の金属層 ５ 第二の金属層 ６ ゲート電極 ７ ゲート絶縁層 ８ 半導体層 ９ ソース電極 １０ ドレイン電極 Ａ 断面角度 Ｂ 断面角度
Claims (4)
- 【請求項１】 絶縁性基板上にゲート電極が設けられ、
前記絶縁性基板及びゲート電極上に絶縁膜が設けられ、
さらにその上方に半導体層が設けられ、前記半導体層上
にソース電極およびドレイン電極がゲート電極の直上の
チャンネル形成領域以外に互いに対向するよう設け、か
つ前記ゲート電極は、純アルミニウムから成る下層にタ
ンタルを不純物として混合したアルミニウム合金から成
る上層の二層構造を有する第一の金属層と、アルミニウ
ムより高い融点を有する金属から成り第一の金属層の上
方に設けられた第二の金属層とを有するとともに、前記
第二の金属層は前記第一の金属層を完全に被覆した薄膜
トランジスタ。 - 【請求項２】 ゲート電極を構成する第一の金属層の下
層の端部と絶縁性基板の主面とが成す断面角度Ａが６０
度以下、第一の金属層の上層の端部と絶縁性基板の主面
とが成す断面角度Ｂが前記断面角度Ａよりも小さい請求
項１記載の薄膜トランジスタ。 - 【請求項３】 第二の金属層がＣｒ，Ｗ，Ｔｉ，Ｔａの
いずれか１種の金属、あるいはこれらの合金である請求
項１記載の薄膜トランジスタ。 - 【請求項４】 ２枚の互いに対向する絶縁性基板の間隙
に液晶材料を挟持してなる液晶表示装置であり、いずれ
か一方の前記絶縁性基板における前記液晶材料と接する
面に、請求項１，２または３に記載の薄膜トランジスタ
をスイッチング素子として設けた液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10333595A JP2820064B2 (ja) | 1995-04-27 | 1995-04-27 | 薄膜トランジスタとこれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10333595A JP2820064B2 (ja) | 1995-04-27 | 1995-04-27 | 薄膜トランジスタとこれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297299A JPH08297299A (ja) | 1996-11-12 |
| JP2820064B2 true JP2820064B2 (ja) | 1998-11-05 |
Family
ID=14351294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10333595A Expired - Fee Related JP2820064B2 (ja) | 1995-04-27 | 1995-04-27 | 薄膜トランジスタとこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820064B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08220562A (ja) * | 1994-12-14 | 1996-08-30 | Toshiba Corp | 表示装置用アレイ基板およびその製造方法 |
| KR100248123B1 (ko) * | 1997-03-04 | 2000-03-15 | 구본준 | 박막트랜지스터및그의제조방법 |
| KR100392909B1 (ko) | 1997-08-26 | 2004-03-22 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그의제조방법 |
| JP5308760B2 (ja) * | 2008-09-30 | 2013-10-09 | 株式会社日立製作所 | 表示装置 |
-
1995
- 1995-04-27 JP JP10333595A patent/JP2820064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08297299A (ja) | 1996-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7705355B2 (en) | Thin-film transistor display devices having composite electrodes | |
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| US7400365B2 (en) | Method for manufacturing a thin film transistor array substrate for a liquid crystal display device | |
| JP3281167B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0964366A (ja) | 薄膜トランジスタ | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| JPH0766423A (ja) | 液晶表示装置用アレイ基板 | |
| JPH0285826A (ja) | 表示パネル | |
| US20060097265A1 (en) | Thin film transistor array panel and method for manufacturing the same | |
| JPH08254680A (ja) | 半導体装置およびその製造方法 | |
| JP2820064B2 (ja) | 薄膜トランジスタとこれを用いた液晶表示装置 | |
| JP3199404B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3192813B2 (ja) | 液晶表示装置 | |
| JPH0618930A (ja) | アクティブマトリックス形液晶表示装置の製造方法 | |
| JPH04240824A (ja) | 液晶表示装置用アレイ基板 | |
| JP4338481B2 (ja) | 液晶表示装置用薄膜トランジスタの製法および液晶表示装置用薄膜トランジスタ | |
| JP3257001B2 (ja) | 多層配線板及び多層配線板の製造方法 | |
| JP2817737B2 (ja) | 液晶表示装置 | |
| JPH0766422A (ja) | 液晶表示装置用アレイ基板 | |
| JPH05152572A (ja) | 金属配線、及びそれを用いた半導体装置及びｔｆｔ液晶表示装置 | |
| JP3245614B2 (ja) | 薄膜素子の製造方法 | |
| JP2001159764A (ja) | 液晶表示素子 | |
| JPH06232401A (ja) | 半導体装置およびその製造方法 | |
| JPH05315329A (ja) | アルミニウム配線または電極の形成方法および薄膜トランジスタマトリックスの製造方法 | |
| JPH063699A (ja) | 薄膜半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100828 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |