JP2000031496A - 液晶表示装置用薄膜トランジスタ形成方法 - Google Patents
液晶表示装置用薄膜トランジスタ形成方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 113
- 239000010409 thin film Substances 0.000 title abstract description 13
- 239000013078 crystal Substances 0.000 title 1
- 238000005530 etching Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000011521 glass Substances 0.000 claims abstract description 25
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims description 57
- 229920002120 photoresistant polymer Polymers 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 49
- 239000012535 impurity Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 239000004973 liquid crystal related substance Substances 0.000 claims description 14
- 238000005224 laser annealing Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 112
- 150000002500 ions Chemical class 0.000 abstract description 15
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- LXFUCSMCVAEMCD-UHFFFAOYSA-N acetic acid;nitric acid;phosphoric acid Chemical compound CC(O)=O.O[N+]([O-])=O.OP(O)(O)=O LXFUCSMCVAEMCD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
法を提供する。 【解決手段】 本方法は,ガラス基板に形成されたシリ
コン層をパターニングしてアクティブ領域を形成し,そ
の上側にゲート絶縁膜を形成し,ゲート絶縁膜上に下部
ゲート膜及び上部ゲート膜を順次形成し,下部ゲート膜
から成る下部ゲートパターンが上部ゲート膜から成る上
部ゲートパターンより狭くなるようにアンダーカットエ
ッチングを施して上下部ゲートパターンを形成し,上部
ゲートパターンをイオン注入マスクとして高濃度イオン
注入し,上部ゲートパターンを除去する段階から成る。
かかる構成により,オフセット領域やLDD領域を,補
助膜的に機能する上部ゲート膜を利用した二重ゲート膜
工程と等方性エッチングの特質であるアンダーカットの
形状を利用して簡便に形成できる。
Description
CD:Liquid Cristal Displa
y)のためのTFT(Thin Film Trans
istor)を形成する方法に係り,より詳しくはトッ
プゲート(TOP GATE)方式の多結晶シリコン型
TFTを形成しながらオフセットあるいはLDD(Li
ghtlyDoped Drain)構造を形成する方
法に関する。
展している分野はLCD分野であり,特にアクティブマ
トリックスタイプのTFT LCD分野の発展は著し
い。
に液晶を注入し,基板の内側に形成された二つの電極に
電圧を印加して,間に存在する液晶の配列を調節するこ
とによって,基板に付着される偏光板との関係で光を透
過させたり遮断させる原理を利用したものである。
機能と活用範囲を拡大するために,位相差板,反射板,
バックライト,カラーフィルタなどの要素を導入して,
偏光板,背向膜とラビング(rubbing)技法,電
極の構成,ガラス基板等要素の変更と改善を模索する様
々な試みが続いている。
する個々画素の電極を非線形素子であるトランジスタを
利用して制御する構成を有しており,トランジスタは半
導体薄膜を利用してガラス基板上に形成される。そして
TFT LCDは,用いられる半導体薄膜の特性によっ
てアモルファスシリコンタイプとポリシリコンタイプに
大別することができる。
CVDを利用して形成することができるので,ガラス基
板を利用するLCDの特性上有利な点がある。しかし,
アモルファスシリコンの場合には,キャリアの移動度が
低いため,速い動作特性を要する駆動回路のトランジス
タ素子を形成する用途としては適合せず,アモルファス
シリコンは,ガラス基板上の画素電極内に形成されるス
イッチング用トランジスタ素子の用途に主に使われる。
そのため,LCDの駆動のためのICは別途に製作し
て,LCDパネル周辺部に付着して使用しなければなら
ず,したがって,駆動モジュールのための付加的な工程
が必要であり,LCD製作コストが上昇してしまう。
ンに比べてキャリアの移動度が遥かに大きいため,駆動
回路用ICを製作するためにも用いることができる。そ
れゆえ,ポリシリコンをLCDのTFT形成のための半
導体薄膜に用いる場合には,一連の工程を通して同一ガ
ラス基板に画素電極のためのTFT素子と駆動回路用T
FT素子を一緒に形成することができる。これはLCD
製作におけるモジュール工程のコストを節減する効果を
もたらすと同時にLCDの消費電力を低めることができ
る利点もある。
合,ガラス基板にポリシリコン薄膜を形成するために
は,まずアモルファスシリコン薄膜を低温CVD工程を
通して形成し,ここにレーザ光線を照射する等の結晶化
のための付加工程が必要であり,キャリア移動度が高い
ほど形成されたトランジスタでゲート電圧がオフされる
瞬間漏洩電流(off Current)が過度に流れ
るため,画素部で十分な電界を維持できないという問題
がある。以下漏洩電流(off Current)の問
題を図面を参照しながらさらに説明する。
示す断面図である。基板10上にバッファ層である絶縁
膜100が形成されており,その上にシリコンのような
半導体膜からなるアクティブ領域200(211,21
2,213)が形成されており,その上をゲート絶縁膜
300が被覆している。ゲート絶縁膜300上にはアク
ティブ領域200のほぼ中間部分にゲート電極410が
形成されている。アクティブ領域200内で左右部分に
はゲート電極410をマスクとしてイオン注入された結
果ソース及びドレーン領域211,213が形成されて
いる。
ショルド電圧(thresholdvoltage)以
上の電圧が印加されると,薄膜トランジスタがオン状態
になって,ドレーン領域213に印加された画像信号に
より,電流がソース領域211とドレーン領域213間
に形成されたチャンネル212を通過してソース領域2
11に流れるようになる。この電流はソース領域211
と連結された画素電極に画像信号を印加するようにな
る。ゲート電極410にオフ電圧(off volta
ge)が印加されると,トランジスタはオフ状態になる
が,この際ポリシリコンで,特にNチャンネルトランジ
スタの場合には,キャリアである電子の移動度が大きい
ため多量の電流が瞬間的に流れるようになる。したがっ
て,次のオン(on)電圧が印加される時まで画素電極
で維持されなければならない電界が十分に維持できなく
なり,必要な画素状態を維持できないという問題を引き
起こす。
nt)発生を抑制する方法としては,薄膜トランジスタ
のソース及びドレーン領域とチャンネルとの接合部に,
不純物濃度が低くなるようにイオン注入したLDD領域
または不純物イオン注入がされていないオフセット領域
を形成し,オフ電流に対するバリヤ(barrier)
として作用させる方法を一般的に用いている。
ルを製作する過程において,画素部と駆動回路を同一ガ
ラス基板に形成することを前提として,ポリシリコンタ
イプのTFTを形成する時に問題になることは,「如何
にNチャンネルTFTでバリヤ領域を形成するか?」,
「如何にP型やN型不純物(dopant)をイオン注
入をする時に他の領域,すなわちN型やP型不純物がド
ーピングされる領域を遮るか?」,また「どのようにす
ると工程数,すなわちマスク作業の数を減じることがで
きるか?」等である。
検討すると,従来のオフセットやLDDのような電流バ
リヤ領域を形成する方法には,イオン注入マスクとして
別途のフォトレジストパターンを形成して用いる方法,
ゲート電極側壁にスペーサを形成してこのスペーサをイ
オン注入マスクとして用いる方法,ゲートメタルを一部
酸化させて酸化された部分を利用する方法などがある。
形成する方法は,フォトレジストパターンの位置を正確
に形成することが難しく,別途パターン形成のための工
程が追加されなければならない。さらにイオン注入エネ
ルギーによる熱が生じるため,高エネルギーで多量のイ
オン注入を行うという条件ではフォトレジストの使用が
制限されるという問題点がある。
を形成する別途のCVD膜を形成する工程とエッチバッ
ク工程が必要であり,エッチバックのための異方性ドラ
イエッチングでは,エッチングの選択性が低く素子の部
分的損傷が生じる場合がある。
ゲートラインと他の層との電気的接触部分で酸化膜の形
成を防止しなければならないので1段階以上のマスク工
程すなわち,露光,現像,エッチングのような一連の通
常的工程が追加され,陽極酸化のための別途の工程が追
加されなければならない。
が有する上記問題点に鑑みてなされたものであり,液晶
表示装置の製作において,最小限の工程数で正確な位置
にオフ電流の抑制のためのLDDあるいはオフセット構
造を有するポリシリコンタイプのTFTを形成するため
の,新規かつ改良された方法を提供することを目的とし
ている。
の本発明による液晶表示装置用TFT形成方法の第1構
成は,基板にシリコン層を形成する段階と,前記シリコ
ン層をパターニングしてアクティブ領域を形成する段階
と,前記アクティブ領域の上側にゲート絶縁膜を形成す
る段階と,前記ゲート絶縁膜上に下部ゲート膜及び上部
ゲート膜を順次形成する段階と,マスク工程を利用して
前記下部ゲート膜からなる下部ゲートパターンがアンダ
ーカット(undercut)によって前記上部ゲート
膜からなる上部ゲートパターンより狭く形成されるよう
にエッチングして上下部ゲートパターンを形成する段階
と,前記上部ゲートパターンをイオン注入マスクとして
高濃度イオン注入をする段階と,前記上部ゲートを除去
する段階とを備えて構成されることを特徴とする。
るアクティブ領域にはイオン注入過程でソース及びドレ
ーン領域が形成され,上部ゲートパターンと下部ゲート
パターンの幅のゆがみ(skew)によりオフセット領
域が形成され,オフ電流に対するバリヤを形成するよう
になる。但し,オフセット領域があまりにも長くなると
駆動電流自体が減少する現像が現れる場合があることを
考慮しなければならない。
去した後に低濃度イオン注入を実施する場合には,上部
ゲートパターンによっては保護されるが下部ゲートパタ
ーンによっては保護されないゆがみ(skew)領域
に,低濃度でのみイオン注入が行なわれ,LDD構造を
形成するようになる。この構造はオフセット構造のよう
にオフ電流に対するバリヤの役割をしながら同時にオフ
セット構造で問題になることがある駆動電流の減少を防
ぐ効果がある。
ゲート膜を形成してゲート膜の材質の差を利用してアン
ダーカットを形成する方法には,二つのゲート膜に対す
る選択比が大きく,選択性が異なる2種のエッチャント
を利用して上部ゲート膜と下部ゲート膜を各々エッチン
グする方法と,電気化学的な原理を利用して同一エッチ
ャントで連続して二つのゲート膜をエッチングする方法
が挙げられる。
ッチングが行なわれるが,特に第2エッチャントは等方
性エッチングにより適正なアンダーカット構造を形成で
きるように調節が容易なものを選択することが重要であ
る。この際,アンダーカットの程度はエッチング時オー
バーエッチング量によって決定される。
晶表示装置のためのTFT形成方法の第2構成は,ポリ
シリコンタイプでPチャンネル及びNチャンネルTFT
を一緒にLCD用ガラス基板に形成する方法において,
ガラス基板にシリコン層を形成する段階と,前記シリコ
ン層をパターニングしてアクティブ領域を形成する段階
と,前記アクティブ領域上側にゲート絶縁膜を形成する
段階と,前記ゲート絶縁膜上に下部ゲート膜を形成する
段階と,前記下部ゲート膜に対してマスク技法を利用し
てNチャンネルTFT領域全体とPチャンネルTFTの
ゲート部分を残す下部ゲート膜パターン形成段階と,前
記下部ゲート膜パターンをイオン注入マスクとして用い
てアクティブ領域にP型不純物イオン注入を実施する段
階と,上部ゲート膜を積層してマスク技法を利用してP
チャンネルTFT領域全体とNチャンネルTFTのゲー
ト部分を残す上部ゲート膜パターン形成段階と,前記上
部ゲート膜パターンをエッチングマスクとして下部ゲー
トパターンに対する等方性エッチングを実施してNチャ
ンネルTFT領域に上部ゲート膜パターンに比べて幅が
縮まったゲートを形成する段階と,N型不純物イオン注
入を実施する段階と,前記上部ゲート膜パターンを選択
的に除去する段階を備えて構成されることを特徴とす
る。
でN型不純物イオン注入を実施する段階が追加される場
合には,チャンネルの両接続部にLDD領域が形成され
る。本構成において,上下部ゲートパターンをエッチン
グする際に用いるエッチャントは各々のゲート膜に対す
る選択性が大きく,他のゲート膜に対しては選択性が小
さい2種のエッチャントを用いることが望ましい。
TFTにおいてオフセット領域がセルフアライン方式で
形成されるので,オフ電流バリヤ用領域のためのマスク
作業が減少され,パターンアライメントの難しさがなく
なるという利点がある。またイオン注入が行なわれる過
程で別途のイオン注入マスクを形成する必要がなくな
る。
不純物がイオン注入される場合には,PチャンネルTF
T領域あるいはNチャンネルTFT領域を如何に保護す
るかが重要な問題になるが,フォトレジストを利用する
場合には,イオン注入が行なわれる過程で生じる熱がフ
ォトレジストを損傷させる等の問題を発生させることが
ある。そしてイオン注入マスクとして金属膜を用いる場
合には,熱による損傷は防止できるが,追加工程が必要
であり,またこの金属膜を除去するプロセスにおいて,
ゲート膜との選択比を高くして,ゲート膜を損傷しない
ようにしなければならないという問題があった。したが
って,本発明の構成のように別途のイオン注入マスクを
不要にすれば,工程の負担をなくして損傷を防止するこ
とが可能となる。
発明の第1構成及び第2構成の望ましい実施形態を通し
て本発明をより詳細に説明する。
てポリシリコンタイプTFTでオフ電流バリヤ領域が含
まれたトランジスタを形成する方法を調べる。
化物のような物質を3000Å程度の厚さで形成して絶
縁膜バッファ層100を形成し(図1参照),アモルフ
ァスシリコン膜200を500Åないし800Å厚さで
蒸着する(図2参照)。
スシリコン膜200を多結晶化し,パターニングしてア
クティブ領域210を形成する(図3参照)。その上に
シリコン酸化膜などの絶縁膜を1000Å程度の厚さで
蒸着してゲート絶縁膜300を形成した次に(図4参
照),ゲート電極を形成するための下部及び上部ゲート
膜400,40を各々2000Åないし3000Å程度
の厚さで蒸着する。この金属膜は一般的に相互に大きい
選択比を有するAl/Cr,Cr/AlまたはCr/I
TOの二重膜で形成することも可能であり,アルミニウ
ムエッチング液またはITOエッチング液に対して選択
比がほぼないAl/Mo,Mo/AlまたはMo/IT
Oの二重膜で形成することもできる(図5参照)。
ォトレジストを塗布してゲート電極形成のためのフォト
レジストパターン520を形成した次に,フォトレジス
トパターン520をマスクとして下部及び上部ゲート膜
400,40をウェットエッチングして上部ゲートパタ
ーンが下部ゲートパターンより外側の方向に突き出た二
重構造のゲート電極410,41を形成する。
選択比が大きいメタルの組み合わせから成る場合には,
ゲート膜上に形成されたフォトレジストパターン520
をエッチングマスクとして上部ゲート膜に対する選択性
を有する第1エッチャントを用いてまず上部ゲートパタ
ーン41を形成する。そして上部ゲート膜に対してはエ
ッチング力がなかったり少なくて下部ゲート膜に対して
大きい選択性を有する第2エッチャントを用いて上部ゲ
ートパターンを一種のエッチングマスクとして利用しな
がら下部ゲートパターン410を形成する。
であるアルミニウムエッチング液に対して選択比が大き
くないMo/Al金属の組み合わせで二重膜を形成した
場合,スプレー方式または浸漬(dip)方式を利用し
て,二種類のゲート物質に対して,すべてエッチング性
を示すこのエッチング液を用いてエッチングを進める。
この場合,フォトレジストパターンをエッチングマスク
として,Moから成る上部ゲート膜のパターンがほぼ形
成された状態で,Alから成る下部ゲート膜が露出する
と,下部ゲート膜に対するエッチングが主に行なわれ
る。すなわち,下部ゲート膜が,イオン化傾向が大きい
Alであり,Moから成る上層膜が接触した状態でエッ
チング液が作用とすると,化学電池と同様の電気移動力
(electro motive force)が発生
し,Alがエッチング液に溶解し,Moはほとんどエッ
チングされない状態となる。したがって,Moから成る
上部ゲート膜の下方にAlから成る下部ゲート膜がアン
ダーカット状態にエッチングされる。アンダーカットの
程度はオーバーエッチング量,エッチング溶液の組成,
エッチングモードの程度によって調節できる。(図6参
照)。
去した後,全面に不純物イオン注入をする。この際,上
部ゲート電極がイオン注入時マスクの役割をするのでア
クティブ領域中央上部ゲートパターン41と対応する領
域の外側の方向に位置したアクティブ領域がドーピング
される。このドーピングされた領域がソース及びドレー
ン領域211,213の間に位置し,下部ゲートパター
ン410と重畳されずに同時にドーピングもされない領
域がオフセット領域214になる(図7参照)。
エッチングで除去し,下部ゲートパターン410をマス
クとして低濃度でイオン注入すると,ソース及びドレー
ン領域の内側にLDD領域215を形成することができ
る(図8参照)。
縁膜,コンタクト,保護膜,画素電極などを形成してT
FT電極構造が完成する。
ラス基板に画素部のNチャンネルと駆動回路部のNチャ
ンネル及びPチャンネルのポリシリコンタイプTFTを
同時に形成する方法について説明する。図9ないし図1
8は,第2の実施形態にかかるTFT形成方法を工程順
序に従って示した断面図である。
などの物質を蒸着してバッファ層100を形成し,その
上にピクセル部のNチャンネルTFTになる部分と駆動
回路部のNチャンネルTFT及びPチャンネルTFTに
なる部分にポリシリコンアクティブ領域200(21
0,220,230)を形成する。このアクティブ領域
200はバッファ層100上にアモルファスシリコン層
を低温CVDで形成した後に,レーザアニーリングによ
り多結晶化し,さらにマスク技法を利用してパターニン
グすることにより形成することができる。
絶縁膜300を形成して(図9参照)再びその上に下部
及び上部ゲート膜400,40を順次に積層する(図1
0参照)。この際,下部ゲート膜400を形成する金属
膜は上部ゲート膜40を形成する金属膜に比べて用いら
れるエッチャントに対するエッチング比が大きい物質を
用いる。
トを塗布してマスク技法を利用して,PチャンネルTF
Tになる部分ではフォトレジストパターン500を全体
的に残し,NチャンネルTFTになる部分ではゲート部
分にのみフォトレジストパターン520,530を残
し,エッチングマスクとして用いてエッチングを進める
ことによって,上部ゲート膜層にNチャンネル領域の上
部ゲートパターン41,42を形成する(図11)。こ
の際,フォトレジストもゲート膜層上に存在して上部ゲ
ートパターン41,42はフォトレジストパターン52
0,530下にアンダーカット部を形成する。
ッチングが行なわれるが,下部ゲート膜400を構成す
る物質がエッチャントに対する選択比が大きいため,下
部ゲートパターン410,420は上部ゲートパターン
41,42の下にアンダーカット部を有しより狭い幅で
形成される。この過程で電気化学的な作用により上部ゲ
ートパターン対下部ゲートパターンのエッチング率を高
めることができ,場合によっては選択性が異なる2種の
エッチング物質を利用することにより,上部ゲート膜と
下部ゲート膜を順次エッチングすることができる。
は下部ゲートパターン410,420であり,上部ゲー
トパターン41,42は後続工程でNチャンネルトラン
ジスタのソース領域とドレーン領域を形成するためのイ
オン注入工程で,マスクの役割をし,特に下部ゲートパ
ターンより横に突き出たゆがみ(skew)の長さは最
終的に形成されるオフセットあるいはLDD領域の幅と
なる。
るエッチングが完了した後に,上部ゲート層上に残存す
るフォトレジスト500及びフォトレジストパターン5
20,530をすべて除去して,ガラス基板全面にN型
不純物のイオン注入を実施する。この際,上部ゲートパ
ターン41,42及びPチャンネル部分の上部ゲート膜
40がイオン注入マスクとして機能する。したがって,
PチャンネルTFT部分のための別途のイオン注入マス
クは必要がない。イオン注入が行なわれたNチャンネル
TFTのポリシリコン層アクティブ領域210,220
は,ソース領域及びドレーン領域211;221,21
3;223とチャンネル領域212,222を形成する
ようになる(図12)。
膜40,上部ゲートパターン41,42を除去して,N
型不純物を低い濃度でイオン注入する。この際,下部ゲ
ートパターン410,420がイオン注入マスクとして
機能するので,NチャンネルTFTが形成される領域で
上部ゲートパターンのゆがみ(skew)に該当するア
クティブ領域はLDD領域215,225を形成するよ
うになる。(図13参照)。このLDD領域は,完成さ
れるトランジスタにおいて,オフ電流を減少させながら
も駆動電流が過度に減少することを防ぐように機能す
る。低濃度のイオン注入工程が省略される場合には,L
DD領域でないオフセット領域が形成される。P型TF
Tが形成される部分は,全体が下部ゲート膜400で包
まれているので,イオン注入は行われない。
に再びフォトレジストを塗布し,マスク工程を通して,
Nチャンネルトランジスタ領域には全体にフォトレジス
ト600を残し,Pチャンネルトランジスタ領域にはゲ
ートに該当する部分にフォトレジストパターン610を
残す(図14)。
ターン610をエッチングマスクとしてエッチングを実
施すると,Pチャンネルトランジスタ部分の下部ゲート
膜にゲートパターン430が形成される。エッチング過
程でフォトレジストパターン610下にアンダーカット
部が形成されるので,このパターンはフォトレジストパ
ターンより幅が縮まった状態で形成される。
にLDDやオフセット領域を形成しなくても問題がない
ので,アッシングやベーキングでフォトレジストパター
ンを一部除去したりして縮少パターン620を形成し,
さらに下部ゲートパターン430をイオン注入マスクと
してP型イオン注入を実施することによってPチャンネ
ルトランジスタのソース領域及びドレーン領域231,
233とチャンネル領域232を形成する。この際,N
チャンネルトランジスタ領域ではフォトレジストがイオ
ン注入マスクの役割をする。
チャンネルゲート上部の残余フォトレジストを除去し,
層間絶縁膜を形成し,ソースドレーン電極を形成し,保
護膜及び画素電極を形成して,TFTを含む下部電極構
造を完成する。
ヤ領域,すなわちLDDやオフセット構造が必要でない
場合には,P型不純物のイオン注入を終えた時点で再び
金属膜700やフォトレジスト膜を積層し,マスク技法
で駆動回路部のNチャンネルトランジスタ領域のみを露
出させて,高濃度N型イオン注入をもう一度さらに実施
する(図16,図17参照)。この際はLDDあるいは
オフセット領域のマスクがないので,この領域にも高濃
度のN型不純物イオン注入が行なわれて,単純構造のソ
ース/チャンネル/ドレーン221,222,223を
構成するようになる(図18参照)。
形成する前に,イオン注入が行なわれたアクティブ領域
に,レーザアニーリングを実施して領域を活性化させる
過程を一般的に実施する。この際,ゲートパターンとす
ぐ隣接したアクティブ領域では,ゲートパターンによる
散乱現像でイオン注入された領域の活性化が生じない問
題がある。オフセットの場合には,隣接したアクティブ
領域にイオン注入がよくできないために大きな問題にな
らないが,LDD構造の場合には領域活性化が生じない
場合,その機能を実現することに問題がある場合があ
る。
ゲート隣接部LDD領域に活性化が生じない現像を示し
ている。ソース領域及びドレーン領域211,213と
LDD領域215にレーザを照射する時,ゲートパター
ン410の角部でレーザの散乱が起きてゲート下部と隣
接した領域,すなわちチャンネルと隣接したLDD領域
では境界面21から一定幅(L)ほど活性化あるいは結
晶化が生じなくなる。このような現像はトランジスタの
特性低下をもたらすことがあるので問題になる。
実施形態を行う段階に付加してソース,ドレーン,ゲー
ト及びLDD領域を形成した状態で,ゲートパターン4
10,420,430上にフォトレジストや金属膜で幅
が縮まったパターン710,720,730を形成し
(図20参照),このパターンをエッチングマスクとし
てゲートパターンの側壁をさらにエッチングして除去し
てレーザアニーリングを実施することにより(図21参
照),ゲートパターン側壁に隣接した部分にレーザアニ
ーリングがよく行われない場合にも,LDD部分におけ
るイオン注入された不純物の活性化はできるようにする
方法を用いることができる。
形態にかかる構成よる工程順序を示す断面図である。こ
の構成はオフ電流バリヤ領域の形成とレーザアニーリン
グを考慮して,アンダーカットの形態を有する二重のゲ
ートパターン状態で,低濃度イオン注入をまず実施して
ゲートパターンより幅が広い新しいフォトレジストパタ
ーンを形成するが,ゲートパターンを包むように形成し
てこれをイオン注入マスクとして利用して高濃度イオン
注入する方法を利用したことである。
ガラス基板上にバッファ層とポリシリコンアクティブ領
域,下部及び上部ゲート膜を形成した後に,図22に示
すように,フォトレジストを蒸着して露光,現像してT
FT領域のアクティブ領域に各々ゲートパターンを形成
するためのフォトレジストパターン520,530,5
40を形成する。そしてフォトレジストパターンをエッ
チングマスクとして上下部ゲート膜にゲートパターン4
1;42;43,410;420;430を形成する。
この際,下部ゲートパターンは上部に置かれたメタルマ
スクパターンより幅が狭く形成されるアンダーカット部
が形成される。
でイオン注入する。この際,上部ゲートパターンがイオ
ン注入マスクの役割をして,アンダーカットによるゆが
み(skew)が形成された部分に対応してアクティブ
領域を含むマスク下部地域212,222,232には
イオン注入が行われず,そのマスクを外れた地域には低
濃度イオン注入領域211,213,221,223,
231,233が形成される。
後に,図24のように新しいフォトレジストを塗布し露
光して,駆動回路部のP型TFT上部と画素部のN型T
FTのゲート電極41,410を覆うフォトレジストパ
ターン600が残るようにする。この際,画素部内のゲ
ート電極41,410上部に置かれるフォトレジストパ
ターン600は,その縁部がアクティブ領域200のチ
ャンネル領域212のへりに対して一定幅外側の方向に
位置するように形成すべきであるが,これはフォトレジ
ストパターン600をLDD領域215を形成するため
のマスクとして用いるためである。
してN型不純物を高濃度イオン注入して,チャンネル領
域212,222の外側の方向に薄くドーピングされて
いる部分を高濃度イオン注入領域としてソース及びドレ
ーン領域211;221,213;223を形成する。
この際,画素部のN型TFTの場合には,フォトレジス
トパターンの縁部がチャンネル領域212のへりから一
定幅外側に位置するようにゲートパターン41,410
を覆っているので,チャンネル領域212とソース及び
ドレーン領域211,213間に薄くドーピングされた
LDD領域215が存在するようになる。
た後,新しいフォトレジストパターン700を,図25
のように形成する。この際は,上記と反対に駆動回路部
のP型TFT部分のみが露出するようにフォトレジスト
パターンが形成される。そしてホウ素のようなP型不純
物イオン注入を実施してアクティブ領域230にソース
及びドレーン領域231,233を形成する。したがっ
て,その間はイオン注入が行われないチャンネル領域2
32になる。
ストパターンを除去した後に,上部ゲートパターン4
1,42,43を除去してレーザアニーリングを実施
し,アクティブ領域に注入された不純物イオンを活性化
させる。次に通常通り,層間絶縁膜,ソース及びドレー
ン電極,保護膜及び画素電極などを形成してLCDの下
部基板の電極構造を完成させる。
施形態にかかる構成の工程順序図である。
結晶シリコンでアクティブ領域210,230を形成し
てゲート絶縁膜を形成する。このパターンを形成するた
めにはガラス基板に低温CVD工程を通してアモルファ
スシリコン膜を形成してレーザアニーリングを通してポ
リシリコン化した後,マスク技法を利用してTFTのア
クティブ領域をパターニングすればよい。シリコン膜を
形成する前にガラス基板にまずバッファ層を絶縁材質で
形成することもできる。
してマスク技法を利用して,ゲート膜をNチャンネルT
FT領域上部とPチャンネルTFT領域のゲート位置に
のみ残して下部ゲートパターン400,430を形成
し,さらにP型不純物を基板全域にドーピングする。こ
の過程でPチャンネルTFTが形成されNチャンネルT
FT領域は下部ゲート膜がイオン注入マスクの役割をす
るので別途のイオン注入マスクを形成するための工程段
階を省くことができる。
部ゲート膜を形成し,マスク技法を利用してPチャンネ
ルTFT領域上部とNチャンネルTFT領域のゲート部
にのみ膜を残して,上部ゲートパターン40,41を作
る。その結果,PチャンネルTFT領域上部は,下部ゲ
ートパターン430を上部ゲートパターン40が覆う状
態となり,NチャンネルTFT領域は,領域全体を広く
覆う下部ゲートパターン400上のゲート部分に上部ゲ
ートパターン41が形成される。
41をエッチングマスクとして下部ゲートパターン40
0をエッチングしてゲート410を形成し,続いてN型
不純物でイオン注入を実施する様子を示している。
おけるソース領域213,ドレーン領域211,チャン
ネル領域212及びゲート410が構成される。ゲート
下部であるチャンネル領域とイオン注入が行なわれたソ
ース及びドレーン領域との間には,イオン注入が行われ
ずオフセット領域214を構成する。
部ゲート膜に包まれた下部ゲートパターンはエッチング
過程で保護されて維持され,アクティブ領域ではP型不
純物がイオン注入された状態でN型イオン注入から保護
される。そしてNチャンネルTFT部分ではエッチング
段階で等方性エッチングが行なわれ,上部ゲートパター
ンの下も一定幅にわたり下部ゲート膜がエッチングさ
れ,アンダーカット現像を示しながら下部ゲートパター
ンが形成される。エッチングは等方性で行なわれ,膜質
が均一であれば,下部ゲートパターンが上部ゲートパタ
ーン周辺部からアンダーカットされる幅はほぼ一定であ
るから,オフセット領域形成のための別途の露光工程が
不要となり,露光時のミスアライメントといった工程上
の困難さが軽減される。
を全部除去して必要に応じて低濃度でN型不純物をイオ
ン注入することを示している。図30におけるオフセッ
ト領域214は低濃度イオン注入によってLDD領域2
15になる。
化のためのレーザアニーリングや,不要部分におけるN
チャンネルTFTのLDD領域やオフセット領域の除去
方法については,特に言及していないが,これらについ
てはすでに説明した実施形態と同様の方法により実施す
ることが可能である。
かかる液晶表示装置用薄膜トランジスタ形成方法の好適
な実施形態について説明したが,本発明はかかる例に限
定されない。当業者であれば特許請求の範囲に記載され
た技術的思想の範疇内において各種の変更例または修正
例に想到することは明らかであり,それらについても当
然に本発明の技術的範囲に属するものと了解される。
動回路部を同時に形成するためにポリシリコンタイプの
TFTを形成する場合に,NチャンネルTFTの形成時
にポリシリコンにおけるキャリアの移動度が大きいため
に生じるオフ電流問題を解決できるように,電流バリヤ
領域であるオフセット領域やLDD領域を,補助膜役割
をする上部ゲート膜を利用した二重ゲート膜工程と等方
性エッチングの特質であるアンダーカットの形状を利用
して簡便に形成することができるようにする。
ン注入マスクが必要としないために工程段階を省くこと
ができ,イオン注入マスクを形成するための工程で生じ
る付随的な問題を予防できる。
工程順序図である。
工程順序図である。
工程順序図である。
工程順序図である。
工程順序図である。
工程順序図である。
工程順序図である。
工程順序図である。
TFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
るTFT形成方法を工程順序で示す図面である。
のLDD領域に活性化が生じない現像を示す説明図であ
る。
の一例を示す説明図である。
の一例を示す説明図である。
る工程順序を示す断面図である。
る工程順序を示す断面図である。
る工程順序を示す断面図である。
る工程順序を示す断面図である。
る工程順序を示す断面図である。
す工程順序図である。
す工程順序図である。
す工程順序図である。
す工程順序図である。
す工程順序図である。
である。
Claims (11)
- 【請求項1】 ガラス基板にシリコン層を形成する段階
と;前記シリコン層をパターニングしてアクティブ領域
を形成する段階と;前記アクティブ領域の上側にゲート
絶縁膜を形成する段階と;前記ゲート絶縁膜上に下部ゲ
ート膜及び上部ゲート膜を順次形成する段階と;前記下
部ゲート膜から成る下部ゲートパターンが前記上部ゲー
ト膜から成る上部ゲートパターンより狭くなるようにア
ンダーカットエッチングを施して上下部ゲートパターン
を形成する段階と;前記上部ゲートパターンをイオン注
入マスクとして高濃度イオン注入をする段階と;前記上
部ゲートパターンを除去する段階とを備えて構成される
ことを特徴とする,液晶表示装置用TFT形成方法。 - 【請求項2】 前記上部ゲートを除去した後に,N型不
純物を低濃度イオン注入してLDD領域を形成する段階
をさらに備えて構成されることを特徴とする,請求項1
に記載の液晶表示装置用TFT形成方法。 - 【請求項3】 前記下部及び上部ゲート膜をエッチング
する段階は,下部ゲート膜に対する選択性を有するエッ
チング液を利用して連続的に行なわれることを特徴とす
る,請求項1または2に記載の液晶表示装置用TFT形
成方法。 - 【請求項4】 下部及び上部ゲート膜を順次積層した後
にマスク技法を適用する際に,NチャンネルTFTを形
成する部分ではゲート部分にのみ,PチャンネルTFT
を形成する部分では全体にフォトレジストからなるエッ
チング保護膜を形成して工程を進め;上部ゲートパター
ンを除去した後に,NチャンネルTFTが形成された部
分全体とPチャンネルTFTが形成される部分中のゲー
ト部分にフォトレジストパターンを形成し,Pチャンネ
ルTFT領域の下部ゲートパターンを形成するエッチン
グを実施する段階と,P型不純物イオン注入を実施する
段階をさらに備えることを特徴とする,請求項1または
2に記載の液晶表示装置用TFT形成方法。 - 【請求項5】 下部ゲートパターン形成のためのエッチ
ングを行いP型不純物イオン注入を実施する前に,前記
下部ゲートパターン上部のフォトレジストパターンを前
記下部ゲートパターンより小さくなるように大きさを縮
める段階をさらに備えて構成されることを特徴とする,
請求項4に記載の液晶表示装置用TFT形成方法。 - 【請求項6】 下部ゲートパターン上に前記下部ゲート
パターンより狭い幅で補助フォトレジストパターンを形
成して,前記補助フォトレジストパターンをエッチング
マスクとして前記下部ゲートパターンをエッチングし
て,幅が狭くなった下部ゲートパターンを形成する段階
と,レーザアニーリングを通してイオン注入が行なわれ
たアクティブ領域を活性化させる段階をさらに備えて構
成されることを特徴とする,請求項4に記載の液晶表示
装置用TFT形成方法。 - 【請求項7】 ガラス基板上にポリシリコンでアクティ
ブ領域をパターニングして形成する段階と;前記アクテ
ィブ領域を覆う絶縁膜を蒸着する段階と;前記絶縁膜上
に下部及び上部ゲート膜を順次形成する段階と;前記下
部及び上部ゲート膜をエッチングしてアンダーカットさ
れた二重膜構造の下部及び上部ゲートパターンを前記ア
クティブ領域の中央部分に形成する段階と;前記上部ゲ
ートパターンをイオン注入マスクとして低濃度イオン注
入を実施する段階と;前記下部及び上部ゲートパターン
を覆うようにフォトレジストパターンを形成する段階
と;前記フォトレジストパターンをイオン注入マスクと
して高濃度イオン注入を実施してソース及びドレーン領
域とLDD領域及びチャンネル領域とが区分されるよう
に形成する段階と;前記フォトレジストパターン及び前
記上部ゲートパターンを順次除去する段階と;イオン注
入が行なわれた前記アクティブパターンの部分をレーザ
アニーリングして活性化させる段階とを備えて構成され
ることを特徴とする,液晶表示装置用TFT形成方法。 - 【請求項8】 ポリシリコンタイプでPチャンネル及び
NチャンネルTFTを一緒にLCD用ガラス基板に形成
する方法において;ガラス基板にシリコン層を形成する
段階と;前記シリコン層をパターニングしてアクティブ
領域を形成する段階と;前記アクティブ領域上側にゲー
ト絶縁膜を形成する段階と;前記ゲート絶縁膜上に下部
ゲート膜を形成する段階と;前記下部ゲート膜に対して
マスク技法を利用してNチャンネルTFT領域全体とP
チャンネルTFTのゲート部分を残す下部ゲート膜パタ
ーン形成段階と;前記下部ゲート膜パターンをイオン注
入マスクとして用いてアクティブ領域にP型不純物イオ
ン注入を実施する段階と;上部ゲート膜を積層し,マス
ク技法を利用して,PチャンネルTFT領域全体とNチ
ャンネルTFTのゲート部分を残す上部ゲート膜パター
ン形成段階と;前記上部ゲート膜パターンをエッチング
マスクとして,下部ゲートパターンに対する等方性エッ
チングを実施し,NチャンネルTFT領域に上部ゲート
膜パターンに比べて幅が縮まったゲートを形成する段階
と;N型不純物イオン注入を実施する段階と;前記上部
ゲート膜パターンを選択的に除去する段階と;を備えて
構成されることを特徴とする,液晶表示装置用TFT形
成方法。 - 【請求項9】 前記上部ゲートパターンを除去した次に
低濃度N型不純物イオン注入を実施する段階をさらに備
えて構成されることを特徴とする請求項8に記載の液晶
表示装置用TFT形成方法。 - 【請求項10】 前記下部及び上部ゲート膜をエッチン
グする段階は,下部ゲート膜に対する選択性が大きいエ
ッチング液を利用して連続的に行なわれることを特徴と
する,請求項8または9に記載の液晶表示装置用TFT
形成方法。 - 【請求項11】 前記アクティブ領域中でイオン注入が
行なわれた部分に対するレーザアニーリングを実施する
段階をさらに備えて構成されることを特徴とする,請求
項8または9に記載の液晶表示装置のためのTFT形成
方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980019760A KR100543436B1 (ko) | 1998-05-29 | 1998-05-29 | 액정 표시 장치의 제조 방법 |
KR1019980048365A KR100330165B1 (ko) | 1998-11-12 | 1998-11-12 | 박막 트랜지스터 액정 표시 장치의 제조 방법 |
KR1998P53796 | 1998-12-08 | ||
KR1998P48365 | 1998-12-08 | ||
KR1998P19760 | 1998-12-08 | ||
KR1019980053796A KR100645035B1 (ko) | 1998-12-08 | 1998-12-08 | 액정표시장치용 박막트랜지스터의 제조방법 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001384463A Division JP3564455B2 (ja) | 1998-05-29 | 2001-12-18 | 液晶表示装置用薄膜トランジスタ形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000031496A true JP2000031496A (ja) | 2000-01-28 |
JP3377184B2 JP3377184B2 (ja) | 2003-02-17 |
Family
ID=27349745
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15184099A Expired - Fee Related JP3377184B2 (ja) | 1998-05-29 | 1999-05-31 | 液晶表示装置用薄膜トランジスタ形成方法 |
JP2001384463A Expired - Fee Related JP3564455B2 (ja) | 1998-05-29 | 2001-12-18 | 液晶表示装置用薄膜トランジスタ形成方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001384463A Expired - Fee Related JP3564455B2 (ja) | 1998-05-29 | 2001-12-18 | 液晶表示装置用薄膜トランジスタ形成方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6225150B1 (ja) |
JP (2) | JP3377184B2 (ja) |
CN (1) | CN1157772C (ja) |
TW (1) | TW418539B (ja) |
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- 1999-05-17 TW TW088108139A patent/TW418539B/zh not_active IP Right Cessation
- 1999-05-28 CN CNB991094646A patent/CN1157772C/zh not_active Expired - Fee Related
- 1999-05-31 JP JP15184099A patent/JP3377184B2/ja not_active Expired - Fee Related
- 1999-06-01 US US09/323,030 patent/US6225150B1/en not_active Expired - Lifetime
-
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- 2001-02-27 US US09/793,541 patent/US6403406B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US6403406B2 (en) | 2002-06-11 |
JP2002252231A (ja) | 2002-09-06 |
TW418539B (en) | 2001-01-11 |
US6225150B1 (en) | 2001-05-01 |
US20010008781A1 (en) | 2001-07-19 |
JP3377184B2 (ja) | 2003-02-17 |
CN1241025A (zh) | 2000-01-12 |
CN1157772C (zh) | 2004-07-14 |
JP3564455B2 (ja) | 2004-09-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021022 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071206 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091206 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111206 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111206 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121206 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121206 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131206 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131206 Year of fee payment: 11 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131206 Year of fee payment: 11 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |