JPH08116065A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH08116065A JPH08116065A JP27460094A JP27460094A JPH08116065A JP H08116065 A JPH08116065 A JP H08116065A JP 27460094 A JP27460094 A JP 27460094A JP 27460094 A JP27460094 A JP 27460094A JP H08116065 A JPH08116065 A JP H08116065A
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 薄膜トランジスタのゲート電極構造を改善し
電気特性並びに信頼性を向上させる。 【構成】 薄膜半導体装置は透明絶縁基板１を用いて構
成されており、半導体薄膜２を活性層とする薄膜トラン
ジスタ３が集積形成されている。薄膜トランジスタ３の
ゲート電極５は下側金属層６と上側金属層７とからなる
積層構造を有している。下側金属層６はチタン、ニッケ
ル、モリブデン、タングステン又はクロムを主体とす
る。一方、上側金属層７はアルミニウムを主体とする。
電気特性並びに信頼性を向上させる。 【構成】 薄膜半導体装置は透明絶縁基板１を用いて構
成されており、半導体薄膜２を活性層とする薄膜トラン
ジスタ３が集積形成されている。薄膜トランジスタ３の
ゲート電極５は下側金属層６と上側金属層７とからなる
積層構造を有している。下側金属層６はチタン、ニッケ
ル、モリブデン、タングステン又はクロムを主体とす
る。一方、上側金属層７はアルミニウムを主体とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体薄膜を活性層と
する薄膜トランジスタが絶縁基板上に集積形成された薄
膜半導体装置に関する。より詳しくは、薄膜トランジス
タのゲート電極構造に関する。
する薄膜トランジスタが絶縁基板上に集積形成された薄
膜半導体装置に関する。より詳しくは、薄膜トランジス
タのゲート電極構造に関する。
【０００２】
【従来の技術】薄膜半導体装置は駆動基板としてアクテ
ィブマトリクス型の液晶表示装置等に組み込まれる為、
現在盛んに開発が進められている。図１１にこの様な薄
膜半導体装置の一例を示す。絶縁基板上には水平方向に
伸びるゲートライン１０１と垂直方向に伸びる信号ライ
ン１０２とが形成されている。ゲートライン１０１は同
一基板上に集積形成された垂直駆動回路１０３に接続す
る一方、信号ライン１０２は同一基板上に集積形成され
た水平駆動回路１０４に接続している。両ライン１０
１，１０２の交差部に画素スイッチング用の薄膜トラン
ジスタ１０５が設けられている。薄膜トランジスタ１０
５のゲート電極はゲートライン１０１の一部を構成し、
ソース電極は対応する信号ライン１０２に接続され、ド
レイン電極は液晶画素ＬＣに接続している。又液晶画素
ＬＣと並列に付加容量Ｃｓも接続している。垂直駆動回
路１０３は順次ゲートライン１０１にゲート信号を供給
し、線順次で薄膜トランジスタ１０５を開閉制御する。
水平駆動回路１０４はこれに同期して信号ライン１０２
を介し映像信号を供給する。この映像信号は線順次で選
択された薄膜トランジスタ１０５を通して液晶画素ＬＣ
に書き込まれる。
ィブマトリクス型の液晶表示装置等に組み込まれる為、
現在盛んに開発が進められている。図１１にこの様な薄
膜半導体装置の一例を示す。絶縁基板上には水平方向に
伸びるゲートライン１０１と垂直方向に伸びる信号ライ
ン１０２とが形成されている。ゲートライン１０１は同
一基板上に集積形成された垂直駆動回路１０３に接続す
る一方、信号ライン１０２は同一基板上に集積形成され
た水平駆動回路１０４に接続している。両ライン１０
１，１０２の交差部に画素スイッチング用の薄膜トラン
ジスタ１０５が設けられている。薄膜トランジスタ１０
５のゲート電極はゲートライン１０１の一部を構成し、
ソース電極は対応する信号ライン１０２に接続され、ド
レイン電極は液晶画素ＬＣに接続している。又液晶画素
ＬＣと並列に付加容量Ｃｓも接続している。垂直駆動回
路１０３は順次ゲートライン１０１にゲート信号を供給
し、線順次で薄膜トランジスタ１０５を開閉制御する。
水平駆動回路１０４はこれに同期して信号ライン１０２
を介し映像信号を供給する。この映像信号は線順次で選
択された薄膜トランジスタ１０５を通して液晶画素ＬＣ
に書き込まれる。
【０００３】
【発明が解決しようとする課題】従来の薄膜半導体装置
では、ゲート電極及びゲートライン１０１を含めたゲー
ト配線が多結晶シリコン（Ｐｏｌｙ Ｓｉ）で構成され
ていた。Ｐｏｌｙ Ｓｉは比較的高抵抗である為液晶表
示装置の画像品質に悪影響を与えている。ゲート配線抵
抗が大きいと、ゲート信号の応答性が垂直駆動回路１０
３から離れるに従って悪くなる。図１１に示す様に、垂
直駆動回路１０３に近い画素部ではゲート信号が略矩形
を保っているのに対し、垂直駆動回路１０３から離れた
画素部ではゲート信号の立ち上がり及び立ち下がりが極
端になまっている。これは画素の付加容量、寄生容量及
びゲート配線抵抗による時定数の増加が原因である。
では、ゲート電極及びゲートライン１０１を含めたゲー
ト配線が多結晶シリコン（Ｐｏｌｙ Ｓｉ）で構成され
ていた。Ｐｏｌｙ Ｓｉは比較的高抵抗である為液晶表
示装置の画像品質に悪影響を与えている。ゲート配線抵
抗が大きいと、ゲート信号の応答性が垂直駆動回路１０
３から離れるに従って悪くなる。図１１に示す様に、垂
直駆動回路１０３に近い画素部ではゲート信号が略矩形
を保っているのに対し、垂直駆動回路１０３から離れた
画素部ではゲート信号の立ち上がり及び立ち下がりが極
端になまっている。これは画素の付加容量、寄生容量及
びゲート配線抵抗による時定数の増加が原因である。
【０００４】図１２は液晶表示装置の表示状態を示す模
式図である。（Ａ）に示す様に、上述したゲート信号の
応答性悪化に伴ない画面１０６にシェーディングが現わ
れ著しく画質を損なっている。ノーマリホワイトモード
の場合、垂直駆動回路１０３に近い側で十分な画像信号
が書き込めるのに対し、垂直駆動回路１０３から離れる
に従って画像信号の書き込みが不十分となり黒レベルの
コントラストが低下する。（Ｂ）はこの状態を表わして
おり、水平方向に沿った画素の位置が垂直駆動回路１０
３から離れるに従って透過率が増大している。この様な
画質の劣化は特に表示装置の大画面化及び高精細化が進
むにつれて大きな問題となっている。しかしながらゲー
ト配線材料としてＰｏｌｙ Ｓｉを使用している限りゲ
ート配線の低抵抗化には限界がある。又、配線材料とし
てＰｏｌｙ Ｓｉを用いると製造工程が高温プロセスと
なる為、透明絶縁基板には耐熱性に優れた石英等の高価
な材料が要求され、コストダウンの障害になっている。
式図である。（Ａ）に示す様に、上述したゲート信号の
応答性悪化に伴ない画面１０６にシェーディングが現わ
れ著しく画質を損なっている。ノーマリホワイトモード
の場合、垂直駆動回路１０３に近い側で十分な画像信号
が書き込めるのに対し、垂直駆動回路１０３から離れる
に従って画像信号の書き込みが不十分となり黒レベルの
コントラストが低下する。（Ｂ）はこの状態を表わして
おり、水平方向に沿った画素の位置が垂直駆動回路１０
３から離れるに従って透過率が増大している。この様な
画質の劣化は特に表示装置の大画面化及び高精細化が進
むにつれて大きな問題となっている。しかしながらゲー
ト配線材料としてＰｏｌｙ Ｓｉを使用している限りゲ
ート配線の低抵抗化には限界がある。又、配線材料とし
てＰｏｌｙ Ｓｉを用いると製造工程が高温プロセスと
なる為、透明絶縁基板には耐熱性に優れた石英等の高価
な材料が要求され、コストダウンの障害になっている。
【０００５】近年、ゲート配線の低抵抗化を図る為金属
ゲート電極を採用した薄膜トランジスタが開発されてお
り、例えば特開平２−３２８６号公報に開示されてい
る。この例はゲート電極として単層のＰｔ，Ｃｒ，Ｍ
ｏ，Ｔｉ，Ｎｉ，Ａｌ，Ｔａ，Ｗ，Ｃｏ等の金属を使用
している。しかしながら、単層構造では金属の熱塑性変
化や形状変化には対応する事ができない。例えば、アル
ミニウムをゲート電極材料として用いた場合、後工程で
加わる熱処理により所謂ヒロックが発生し短絡欠陥等の
原因になっていた。又、後工程で加わる熱履歴により電
気抵抗も変動しやすい。これとは別に、逆スタガード型
の薄膜トランジスタで金属ゲート電極を採用した構成
が、例えば特開平４−３１８９３４号公報に開示されて
いる。この例はゲート電極としてＡｌ，Ｔａ，Ｍｏ等の
金属材料を利用している。しかしながら、この構成でも
後工程で加わる熱処理により金属膜の組成変化もしくは
金属原子の拡散が生じ、トランジスタ特性を劣化させ
る。
ゲート電極を採用した薄膜トランジスタが開発されてお
り、例えば特開平２−３２８６号公報に開示されてい
る。この例はゲート電極として単層のＰｔ，Ｃｒ，Ｍ
ｏ，Ｔｉ，Ｎｉ，Ａｌ，Ｔａ，Ｗ，Ｃｏ等の金属を使用
している。しかしながら、単層構造では金属の熱塑性変
化や形状変化には対応する事ができない。例えば、アル
ミニウムをゲート電極材料として用いた場合、後工程で
加わる熱処理により所謂ヒロックが発生し短絡欠陥等の
原因になっていた。又、後工程で加わる熱履歴により電
気抵抗も変動しやすい。これとは別に、逆スタガード型
の薄膜トランジスタで金属ゲート電極を採用した構成
が、例えば特開平４−３１８９３４号公報に開示されて
いる。この例はゲート電極としてＡｌ，Ｔａ，Ｍｏ等の
金属材料を利用している。しかしながら、この構成でも
後工程で加わる熱処理により金属膜の組成変化もしくは
金属原子の拡散が生じ、トランジスタ特性を劣化させ
る。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち本発明は、半
導体薄膜を活性層とする薄膜トランジスタが絶縁基板上
に集積形成された薄膜半導体装置において、該薄膜トラ
ンジスタのゲート電極はチタン、ニッケル、モリブデ
ン、タングステン又はクロムを主体とする下側金属層
と、アルミニウムを主体とする上側金属層とを含む積層
構造を有する事を特徴とする。該薄膜トランジスタは例
えばプレーナ構造を有しており、ゲート絶縁膜を介して
該活性層の上にゲート電極が配置されている。ゲート電
極を構成する上側金属層及び下側金属層は共に順テーパ
形状の断面を有している。アルミニウムを主体とする上
側金属層は１０nm〜４５０nmの範囲の層厚を有する。
題を解決する為以下の手段を講じた。即ち本発明は、半
導体薄膜を活性層とする薄膜トランジスタが絶縁基板上
に集積形成された薄膜半導体装置において、該薄膜トラ
ンジスタのゲート電極はチタン、ニッケル、モリブデ
ン、タングステン又はクロムを主体とする下側金属層
と、アルミニウムを主体とする上側金属層とを含む積層
構造を有する事を特徴とする。該薄膜トランジスタは例
えばプレーナ構造を有しており、ゲート絶縁膜を介して
該活性層の上にゲート電極が配置されている。ゲート電
極を構成する上側金属層及び下側金属層は共に順テーパ
形状の断面を有している。アルミニウムを主体とする上
側金属層は１０nm〜４５０nmの範囲の層厚を有する。
【０００７】本発明は特にアクティブマトリクス型液晶
表示装置に適用できる。即ち、本発明にかかるアクティ
ブマトリクス型液晶表示装置は基本的な構成として、薄
膜トランジスタ及び画素電極が集積形成された一方の基
板と、対向電極を有し所定の間隙を介して該一方の基板
に接合した他方の基板と、該間隙に保持された液晶とを
備えている。特徴事項として、該薄膜トランジスタは、
チタン、ニッケル、モリブデン、タングステン又はクロ
ムを主体とする下側金属層と、アルミニウムを主体とす
る上側金属層とを含む積層構造のゲート電極を備えてい
る。
表示装置に適用できる。即ち、本発明にかかるアクティ
ブマトリクス型液晶表示装置は基本的な構成として、薄
膜トランジスタ及び画素電極が集積形成された一方の基
板と、対向電極を有し所定の間隙を介して該一方の基板
に接合した他方の基板と、該間隙に保持された液晶とを
備えている。特徴事項として、該薄膜トランジスタは、
チタン、ニッケル、モリブデン、タングステン又はクロ
ムを主体とする下側金属層と、アルミニウムを主体とす
る上側金属層とを含む積層構造のゲート電極を備えてい
る。
【０００８】
【作用】本発明は金属材料でゲート電極を構成しており
配線の低抵抗化が可能になる。例えば、従来の多結晶シ
リコンゲート電極では２０Ω／□程度のシート抵抗が限
界であったのに対し、本発明にかかる金属ゲート電極は
１Ω／□程度までシート抵抗を下げる事ができる。これ
により、薄膜半導体装置を液晶表示装置等に応用した場
合に画質の劣化を防ぐ事が可能になる。本発明にかかる
金属ゲート電極は積層構造を有しており、チタン等を主
体とする下側金属層とアルミニウムを主体とする上側金
属層とを備えている。下側金属層の材料として比較的熱
処理等に対し安定なチタン、ニッケル、モリブデン、タ
ングステン又はクロムを選択しゲート電極の安定化を図
っている。一方上側金属層の材料として抵抗値の低いア
ルミニウムを選択し、ゲート電極全体としての低抵抗化
を図っている。但し、アルミニウムは熱処理等に対し不
安定でありこの点を補う為下側金属層として熱的に安定
な材料を選んでいる。又、上側金属層の厚みを４５０nm
以下に抑える事により、事実上ヒロック等の発生を抑制
できる。加えて、アルミニウムとチタン等の積層構造は
エッチング性に優れておりゲート電極を精密なパタンに
沿って加工でき微細化に好適である。特に、アルミニウ
ムを上層に配置するとチタン等下層金属のオーバーエッ
チングを防ぐ事が可能になる。従って、本発明にかかる
ゲート電極は上側金属層及び下側金属層共に順テーパ形
状の断面を備えている。
配線の低抵抗化が可能になる。例えば、従来の多結晶シ
リコンゲート電極では２０Ω／□程度のシート抵抗が限
界であったのに対し、本発明にかかる金属ゲート電極は
１Ω／□程度までシート抵抗を下げる事ができる。これ
により、薄膜半導体装置を液晶表示装置等に応用した場
合に画質の劣化を防ぐ事が可能になる。本発明にかかる
金属ゲート電極は積層構造を有しており、チタン等を主
体とする下側金属層とアルミニウムを主体とする上側金
属層とを備えている。下側金属層の材料として比較的熱
処理等に対し安定なチタン、ニッケル、モリブデン、タ
ングステン又はクロムを選択しゲート電極の安定化を図
っている。一方上側金属層の材料として抵抗値の低いア
ルミニウムを選択し、ゲート電極全体としての低抵抗化
を図っている。但し、アルミニウムは熱処理等に対し不
安定でありこの点を補う為下側金属層として熱的に安定
な材料を選んでいる。又、上側金属層の厚みを４５０nm
以下に抑える事により、事実上ヒロック等の発生を抑制
できる。加えて、アルミニウムとチタン等の積層構造は
エッチング性に優れておりゲート電極を精密なパタンに
沿って加工でき微細化に好適である。特に、アルミニウ
ムを上層に配置するとチタン等下層金属のオーバーエッ
チングを防ぐ事が可能になる。従って、本発明にかかる
ゲート電極は上側金属層及び下側金属層共に順テーパ形
状の断面を備えている。
【０００９】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の基本的な構成を示す模式的な部分断面図である。本薄
膜半導体装置は透明絶縁基板１を用いて構成されてお
り、半導体薄膜２を活性層として薄膜トランジスタ３が
集積形成されている。なお、本例では図示を容易にする
為１個の薄膜トランジスタのみが表わされている。透明
絶縁基板１の材料としては、例えば通常のガラスを採用
できる。本発明にかかる薄膜半導体装置は例えば４００
℃以下の低温プロセスで製造可能であり、特に耐熱性の
優れた材料を使用する必要がない。少なくとも４００℃
程度で熱的に安定なガラス材料であれば良くコストダウ
ンに寄与できる。又、半導体薄膜２としては例えば多結
晶シリコンを利用できる。この半導体薄膜２を活性層と
して形成された薄膜トランジスタ３はプレーナ型であ
る。但し、本発明はこれに限られるものではなく、逆ス
タガード型の薄膜トランジスタ等に対しても適用可能で
ある事は言うまでもない。
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の基本的な構成を示す模式的な部分断面図である。本薄
膜半導体装置は透明絶縁基板１を用いて構成されてお
り、半導体薄膜２を活性層として薄膜トランジスタ３が
集積形成されている。なお、本例では図示を容易にする
為１個の薄膜トランジスタのみが表わされている。透明
絶縁基板１の材料としては、例えば通常のガラスを採用
できる。本発明にかかる薄膜半導体装置は例えば４００
℃以下の低温プロセスで製造可能であり、特に耐熱性の
優れた材料を使用する必要がない。少なくとも４００℃
程度で熱的に安定なガラス材料であれば良くコストダウ
ンに寄与できる。又、半導体薄膜２としては例えば多結
晶シリコンを利用できる。この半導体薄膜２を活性層と
して形成された薄膜トランジスタ３はプレーナ型であ
る。但し、本発明はこれに限られるものではなく、逆ス
タガード型の薄膜トランジスタ等に対しても適用可能で
ある事は言うまでもない。
【００１０】半導体薄膜２の上にはゲート絶縁膜４を介
してゲート電極５が所定の形状にパタニング形成されて
いる。本発明の特徴事項として、このゲート電極５は下
側金属層６と上側金属層７とからなる積層構造を有して
いる。下側金属層６は比較的熱処理に対して安定な金属
材料からなり、チタン、ニッケル、モリブデン、タング
ステン又はクロムを主体とする。本例ではチタンを用い
て下側金属層６を作成した。一方上側金属層７は抵抗値
の低いアルミニウムを主体としている。本例では、アル
ミニウムに対して固溶限界内でシリコンを含有させた合
金材料（ＡｌＳｉ）を用いている。かかる積層構造を有
する金属ゲート電極５はそのシート抵抗値を１Ω／□以
下まで下げる事が可能である。ゲート電極５の両側に位
置する半導体薄膜２の部分にはｎ型の不純物が比較的高
濃度で注入されたソース領域Ｓ及びドレイン領域Ｄが設
けられている。両者の間にチャネル領域Ｃｈが規定さ
れ、ゲート電極５の直下に位置する事になる。なお、本
例では薄膜トランジスタ３がＬＤＤ構造を有しており、
チャネル領域Ｃｈとソース領域Ｓ及びドレイン領域Ｄと
の間にはｎ型の不純物が比較的低濃度で注入されたＬＤ
Ｄ領域が設けられている。
してゲート電極５が所定の形状にパタニング形成されて
いる。本発明の特徴事項として、このゲート電極５は下
側金属層６と上側金属層７とからなる積層構造を有して
いる。下側金属層６は比較的熱処理に対して安定な金属
材料からなり、チタン、ニッケル、モリブデン、タング
ステン又はクロムを主体とする。本例ではチタンを用い
て下側金属層６を作成した。一方上側金属層７は抵抗値
の低いアルミニウムを主体としている。本例では、アル
ミニウムに対して固溶限界内でシリコンを含有させた合
金材料（ＡｌＳｉ）を用いている。かかる積層構造を有
する金属ゲート電極５はそのシート抵抗値を１Ω／□以
下まで下げる事が可能である。ゲート電極５の両側に位
置する半導体薄膜２の部分にはｎ型の不純物が比較的高
濃度で注入されたソース領域Ｓ及びドレイン領域Ｄが設
けられている。両者の間にチャネル領域Ｃｈが規定さ
れ、ゲート電極５の直下に位置する事になる。なお、本
例では薄膜トランジスタ３がＬＤＤ構造を有しており、
チャネル領域Ｃｈとソース領域Ｓ及びドレイン領域Ｄと
の間にはｎ型の不純物が比較的低濃度で注入されたＬＤ
Ｄ領域が設けられている。
【００１１】かかる構成を有する薄膜トランジスタ３は
第１層間絶縁膜８により被覆されている。第１層間絶縁
膜８はＰＳＧ等からなり、ソース領域Ｓ及びドレイン領
域Ｄに連通するコンタクトホールが設けられる。第１層
間絶縁膜８の上には配線電極９がパタニング形成されて
おり、上述したコンタクトホールを介してソース領域Ｓ
及びドレイン領域Ｄと電気接続している。配線電極９は
同じくＰＳＧ等からなる第２層間絶縁膜１０により被覆
されている。さらにその上にはＰ−ＳｉＮ等からなるパ
シベーション膜１１が形成されている。かかる構成を有
する薄膜トランジスタ３は例えばアクティブマトリクス
型液晶表示装置の周辺駆動回路部を構成する。この薄膜
トランジスタ３を画素スイッチング素子として用いる場
合には、ドレイン領域Ｄ側に電気接続された配線電極９
に代え、画素電極を接続すれば良い。
第１層間絶縁膜８により被覆されている。第１層間絶縁
膜８はＰＳＧ等からなり、ソース領域Ｓ及びドレイン領
域Ｄに連通するコンタクトホールが設けられる。第１層
間絶縁膜８の上には配線電極９がパタニング形成されて
おり、上述したコンタクトホールを介してソース領域Ｓ
及びドレイン領域Ｄと電気接続している。配線電極９は
同じくＰＳＧ等からなる第２層間絶縁膜１０により被覆
されている。さらにその上にはＰ−ＳｉＮ等からなるパ
シベーション膜１１が形成されている。かかる構成を有
する薄膜トランジスタ３は例えばアクティブマトリクス
型液晶表示装置の周辺駆動回路部を構成する。この薄膜
トランジスタ３を画素スイッチング素子として用いる場
合には、ドレイン領域Ｄ側に電気接続された配線電極９
に代え、画素電極を接続すれば良い。
【００１２】図２は、薄膜トランジスタの電気特性を示
すグラフである。縦軸にドレイン／ソース電流をとり、
横軸にゲート電圧をとってある。カーブＡはＡｌＳｉ／
Ｔｉからなる金属ゲート電極構成を有する薄膜トランジ
スタの電気特性を表わしている。又、カーブＢはＰｏｌ
ｙ Ｓｉからなるゲート電極を有する薄膜トランジスタ
の電気特性を表わしている。Ｐｏｌｙ Ｓｉに代えＡｌ
Ｓｉ／Ｔｉを電極材料として採用した場合でも略遜色の
ない電気特性が得られる。又、ＡｌＳｉ／Ｔｉを用いた
場合ゲート抵抗を顕著に小さくできるので、水平駆動回
路の立ち上がり遅延時間を１０nsec程度に抑える事がで
きる。一方、Ｐｏｌｙ Ｓｉをゲート電極材料に用いた
従来の構造では、水平駆動回路の立ち上がり遅延時間が
１００nsec程度まで達する。
すグラフである。縦軸にドレイン／ソース電流をとり、
横軸にゲート電圧をとってある。カーブＡはＡｌＳｉ／
Ｔｉからなる金属ゲート電極構成を有する薄膜トランジ
スタの電気特性を表わしている。又、カーブＢはＰｏｌ
ｙ Ｓｉからなるゲート電極を有する薄膜トランジスタ
の電気特性を表わしている。Ｐｏｌｙ Ｓｉに代えＡｌ
Ｓｉ／Ｔｉを電極材料として採用した場合でも略遜色の
ない電気特性が得られる。又、ＡｌＳｉ／Ｔｉを用いた
場合ゲート抵抗を顕著に小さくできるので、水平駆動回
路の立ち上がり遅延時間を１０nsec程度に抑える事がで
きる。一方、Ｐｏｌｙ Ｓｉをゲート電極材料に用いた
従来の構造では、水平駆動回路の立ち上がり遅延時間が
１００nsec程度まで達する。
【００１３】ＡｌＳｉ／Ｔｉの積層構造はエッチング性
にも優れている。これを模式的に表わしたのが図３であ
る。先ず工程（Ａ）で基板の上にＴｉ膜が成膜される。
その上に重ねてＡｌＳｉ膜が成膜される。次に燐酸をエ
ッチング液としてＡｌＳｉ膜を選択的にエッチングす
る。これにより順テーパ形状の断面が得られる。次に工
程（Ｂ）に移り、先にパタニングされたＡｌＳｉ膜をマ
スクとしてセルフアライメントにより下地のＴｉ膜をウ
ェットエッチングする。エッチング液としては例えばア
ンモニア過水（アンモニアと過酸化水素の混合水溶液）
を用いる事ができ、ＡｌＳｉ膜用のエッチング液燐酸と
は異なる。これによりＴｉ膜も精度良くエッチングでき
る。その後ＰＳＧ膜を堆積しＡｌＳｉ／Ｔｉの積層構造
を被覆する。この積層構造の断面が順テーパ形状である
為、ＰＳＧ膜のステップカバレッジは良好である。この
様に、Ｔｉ膜上にＡｌＳｉ膜を形成する事により、Ａｌ
Ｓｉのエッチング制御さえ行なえば、これをマスクにし
てセルフアライメントによりＴｉ膜をエッチングする事
が可能となる。これは、ＡｌＳｉ膜のエッチング液燐酸
とＴｉ膜のエッチングアンモニア過水がお互いに異なる
為であり、両者を独立で制御できる。このＡｌＳｉ／Ｔ
ｉの積層構造をゲート電極にパタニングした場合、５μ
ｍの幅寸法に対し、±０．２５μｍの仕上がり精度を達
成できる。これに対し、Ｐｏｌｙ Ｓｉをゲート電極に
パタニングする場合高々±１μｍの仕上がり精度しか得
られない。
にも優れている。これを模式的に表わしたのが図３であ
る。先ず工程（Ａ）で基板の上にＴｉ膜が成膜される。
その上に重ねてＡｌＳｉ膜が成膜される。次に燐酸をエ
ッチング液としてＡｌＳｉ膜を選択的にエッチングす
る。これにより順テーパ形状の断面が得られる。次に工
程（Ｂ）に移り、先にパタニングされたＡｌＳｉ膜をマ
スクとしてセルフアライメントにより下地のＴｉ膜をウ
ェットエッチングする。エッチング液としては例えばア
ンモニア過水（アンモニアと過酸化水素の混合水溶液）
を用いる事ができ、ＡｌＳｉ膜用のエッチング液燐酸と
は異なる。これによりＴｉ膜も精度良くエッチングでき
る。その後ＰＳＧ膜を堆積しＡｌＳｉ／Ｔｉの積層構造
を被覆する。この積層構造の断面が順テーパ形状である
為、ＰＳＧ膜のステップカバレッジは良好である。この
様に、Ｔｉ膜上にＡｌＳｉ膜を形成する事により、Ａｌ
Ｓｉのエッチング制御さえ行なえば、これをマスクにし
てセルフアライメントによりＴｉ膜をエッチングする事
が可能となる。これは、ＡｌＳｉ膜のエッチング液燐酸
とＴｉ膜のエッチングアンモニア過水がお互いに異なる
為であり、両者を独立で制御できる。このＡｌＳｉ／Ｔ
ｉの積層構造をゲート電極にパタニングした場合、５μ
ｍの幅寸法に対し、±０．２５μｍの仕上がり精度を達
成できる。これに対し、Ｐｏｌｙ Ｓｉをゲート電極に
パタニングする場合高々±１μｍの仕上がり精度しか得
られない。
【００１４】図４はＡｌＳｉ膜とＴｉ膜の位置関係を逆
転した参考例を表わしている。ＡｌＳｉ膜の上にＴｉ膜
を形成すると、Ｔｉ膜のエッチング後これをマスクにし
てＡｌＳｉ膜をエッチングする事になる。これでは、Ｔ
ｉ膜の下部でＡｌＳｉ膜がオーバーハングした状態とな
り、ＰＳＧ膜のステップカバレッジが悪化する。この
為、ＰＳＧ膜の上に他の金属配線を成膜して多層構造に
すると、断線が生じる。
転した参考例を表わしている。ＡｌＳｉ膜の上にＴｉ膜
を形成すると、Ｔｉ膜のエッチング後これをマスクにし
てＡｌＳｉ膜をエッチングする事になる。これでは、Ｔ
ｉ膜の下部でＡｌＳｉ膜がオーバーハングした状態とな
り、ＰＳＧ膜のステップカバレッジが悪化する。この
為、ＰＳＧ膜の上に他の金属配線を成膜して多層構造に
すると、断線が生じる。
【００１５】図５はＡｌＳｉ膜の表面平滑性を測定した
結果を表わすグラフである。（Ａ）はＡｌＳｉ膜の厚み
が６００nmの場合における表面平滑性を表わしている。
ヒロックが発生する為表面に１μｍまで達する凹凸が現
われる。（Ｂ）はＡｌＳｉ膜の厚みを４５０nmに設定し
た場合の表面平滑性を表わしており、ヒロックが生じて
いない。即ち、ＡｌＳｉの膜厚を４５０nm以下に抑える
事で、後工程の熱処理等により発生するヒロックを抑え
る事が可能になる。但し、ＡｌＳｉの膜厚を１０nm以下
にすると低抵抗化の機能が損なわれる。なお、（Ｃ）は
膜厚３５０nmを有するＰｏｌｙ Ｓｉの表面平滑性を参
考に表わしたものである。
結果を表わすグラフである。（Ａ）はＡｌＳｉ膜の厚み
が６００nmの場合における表面平滑性を表わしている。
ヒロックが発生する為表面に１μｍまで達する凹凸が現
われる。（Ｂ）はＡｌＳｉ膜の厚みを４５０nmに設定し
た場合の表面平滑性を表わしており、ヒロックが生じて
いない。即ち、ＡｌＳｉの膜厚を４５０nm以下に抑える
事で、後工程の熱処理等により発生するヒロックを抑え
る事が可能になる。但し、ＡｌＳｉの膜厚を１０nm以下
にすると低抵抗化の機能が損なわれる。なお、（Ｃ）は
膜厚３５０nmを有するＰｏｌｙ Ｓｉの表面平滑性を参
考に表わしたものである。
【００１６】次に図６ないし図９を参照して、本発明に
かかる薄膜半導体装置の製造方法を詳細に説明する。先
ず図６の工程（Ａ）で透明絶縁基板１を用意する。本発
明にかかる薄膜半導体装置は４００℃以下の低温プロセ
スで製造可能であり、通常のガラス材料等を透明絶縁基
板１に採用できる。この透明絶縁基板１の上に半導体薄
膜２を成膜する。本例ではＣＶＤ法により非晶質シリコ
ンを低温成膜した。次に工程（Ｂ）で半導体薄膜２を所
定の形状にパタニングし、薄膜トランジスタの素子領域
とする。本例ではＣＦ4 を用いたドライエッングにより
半導体薄膜２をパタニングした。工程（Ｃ）に移り、半
導体薄膜２の上にレジスト２１を作成する。次に工程
（Ｄ）で、レジスト２１をマスクとしセルフアライメン
トでｎ型の不純物（例えばＡｓ）をイオン注入し、将来
ＬＤＤ領域となる部分を設ける。
かかる薄膜半導体装置の製造方法を詳細に説明する。先
ず図６の工程（Ａ）で透明絶縁基板１を用意する。本発
明にかかる薄膜半導体装置は４００℃以下の低温プロセ
スで製造可能であり、通常のガラス材料等を透明絶縁基
板１に採用できる。この透明絶縁基板１の上に半導体薄
膜２を成膜する。本例ではＣＶＤ法により非晶質シリコ
ンを低温成膜した。次に工程（Ｂ）で半導体薄膜２を所
定の形状にパタニングし、薄膜トランジスタの素子領域
とする。本例ではＣＦ4 を用いたドライエッングにより
半導体薄膜２をパタニングした。工程（Ｃ）に移り、半
導体薄膜２の上にレジスト２１を作成する。次に工程
（Ｄ）で、レジスト２１をマスクとしセルフアライメン
トでｎ型の不純物（例えばＡｓ）をイオン注入し、将来
ＬＤＤ領域となる部分を設ける。
【００１７】次に図７の工程（Ｅ）で、使用済みとなっ
たレジスト２１を除去した後、別のレジスト２２を設け
る。これをマスクとしてＡｓを比較的高濃度でイオン注
入し、ソース領域Ｓ及びドレイン領域Ｄを設ける。レジ
スト２２の直下にはチャネル領域Ｃｈが残される。な
お、チャネル領域Ｃｈとソース領域Ｓ及びドレイン領域
Ｄとの間に残された低濃度不純物領域がＬＤＤ領域とな
る。この後使用済みとなったレジスト２２を剥離し、レ
ーザアニールを行なって半導体薄膜２の結晶化とソース
領域Ｓ及びドレイン領域Ｄに含まれた不純物Ａｓの活性
化を同時に実施する。レーザアニールは、例えばレーザ
パルスをワンショットで照射し半導体薄膜２の一括加熱
処理を行なう。半導体薄膜２が非晶質シリコンである時
には、一括加熱により一旦溶融した後結晶化し比較的大
粒径の多結晶シリコンが得られる。レーザパルスとして
は例えばエキシマレーザ光を用いる事ができる。エキシ
マレーザ光は強力なパルス紫外光である為、シリコン等
からなる半導体薄膜２の表面層で吸収され、その部分の
温度を上昇させるが、透明絶縁基板１まで加熱する事は
ない。透明絶縁基板１に成膜する半導体薄膜としては、
低温で作成できるプラズマＣＶＤシリコン膜等を選ぶ事
ができる。ガラス材料からなる透明絶縁基板１に例えば
厚み３０nmのプラズマＣＶＤシリコン膜を成膜した場
合、ＸｅＣｌエキシマレーザ光を照射した時の溶融閾値
エネルギーは１３０mJ／cm2 程度である。膜厚全体が溶
融するには例えば２２０mJ／cm2 程度のエネルギーが必
要である。
たレジスト２１を除去した後、別のレジスト２２を設け
る。これをマスクとしてＡｓを比較的高濃度でイオン注
入し、ソース領域Ｓ及びドレイン領域Ｄを設ける。レジ
スト２２の直下にはチャネル領域Ｃｈが残される。な
お、チャネル領域Ｃｈとソース領域Ｓ及びドレイン領域
Ｄとの間に残された低濃度不純物領域がＬＤＤ領域とな
る。この後使用済みとなったレジスト２２を剥離し、レ
ーザアニールを行なって半導体薄膜２の結晶化とソース
領域Ｓ及びドレイン領域Ｄに含まれた不純物Ａｓの活性
化を同時に実施する。レーザアニールは、例えばレーザ
パルスをワンショットで照射し半導体薄膜２の一括加熱
処理を行なう。半導体薄膜２が非晶質シリコンである時
には、一括加熱により一旦溶融した後結晶化し比較的大
粒径の多結晶シリコンが得られる。レーザパルスとして
は例えばエキシマレーザ光を用いる事ができる。エキシ
マレーザ光は強力なパルス紫外光である為、シリコン等
からなる半導体薄膜２の表面層で吸収され、その部分の
温度を上昇させるが、透明絶縁基板１まで加熱する事は
ない。透明絶縁基板１に成膜する半導体薄膜としては、
低温で作成できるプラズマＣＶＤシリコン膜等を選ぶ事
ができる。ガラス材料からなる透明絶縁基板１に例えば
厚み３０nmのプラズマＣＶＤシリコン膜を成膜した場
合、ＸｅＣｌエキシマレーザ光を照射した時の溶融閾値
エネルギーは１３０mJ／cm2 程度である。膜厚全体が溶
融するには例えば２２０mJ／cm2 程度のエネルギーが必
要である。
【００１８】この後工程（Ｆ）に進み、半導体薄膜２を
被覆する様にゲート絶縁膜４を形成した後下側金属層６
を成膜する。本例ではスパッタ法によりＴｉ膜を低温成
膜した。これに重ねて上側金属層７を成膜する。本例で
はＡｌＳｉをスパッタ法により低温成膜した。次に工程
（Ｇ）で上側金属層７を選択的にエッチングしゲート電
極形状に加工する。本例では燐酸を用いてウェットエッ
チングによりＡｌＳｉからなる上側金属層７をパタニン
グした。続いて工程（Ｈ）で、先にパタニングされた上
側金属層７をマスクとしセルフアライメントで下側金属
層６をパタニングした。本例では、アンモニア過水を用
いてウェットエッチングによりＴｉをエッチングした。
これにより下側金属層６及び上側金属層７の積層構造か
らなる金属ゲート電極５が得られる。その直下にはゲー
ト絶縁膜４を介してチャネル領域Ｃｈが位置している。
ここまでで薄膜トランジスタ３の基本構成が完成する。
被覆する様にゲート絶縁膜４を形成した後下側金属層６
を成膜する。本例ではスパッタ法によりＴｉ膜を低温成
膜した。これに重ねて上側金属層７を成膜する。本例で
はＡｌＳｉをスパッタ法により低温成膜した。次に工程
（Ｇ）で上側金属層７を選択的にエッチングしゲート電
極形状に加工する。本例では燐酸を用いてウェットエッ
チングによりＡｌＳｉからなる上側金属層７をパタニン
グした。続いて工程（Ｈ）で、先にパタニングされた上
側金属層７をマスクとしセルフアライメントで下側金属
層６をパタニングした。本例では、アンモニア過水を用
いてウェットエッチングによりＴｉをエッチングした。
これにより下側金属層６及び上側金属層７の積層構造か
らなる金属ゲート電極５が得られる。その直下にはゲー
ト絶縁膜４を介してチャネル領域Ｃｈが位置している。
ここまでで薄膜トランジスタ３の基本構成が完成する。
【００１９】次に図８の工程（Ｉ）に進み、薄膜トラン
ジスタ３を第１層間絶縁膜８で被覆する。本例ではＰＳ
Ｇを低温成膜して第１層間絶縁膜８とした。次に工程
（Ｊ）で、第１層間絶縁膜８にコンタクトホールを開口
し、薄膜トランジスタ３のソース領域Ｓ及びドレイン領
域Ｄに連通させる。次に工程（Ｋ）で、第１層間絶縁膜
８の上に配線電極９を成膜する。本例ではスパッタ法に
よりＡｌＳｉ膜を形成した。さらに工程（Ｌ）で、配線
電極９を所定の形状にパタニングする。
ジスタ３を第１層間絶縁膜８で被覆する。本例ではＰＳ
Ｇを低温成膜して第１層間絶縁膜８とした。次に工程
（Ｊ）で、第１層間絶縁膜８にコンタクトホールを開口
し、薄膜トランジスタ３のソース領域Ｓ及びドレイン領
域Ｄに連通させる。次に工程（Ｋ）で、第１層間絶縁膜
８の上に配線電極９を成膜する。本例ではスパッタ法に
よりＡｌＳｉ膜を形成した。さらに工程（Ｌ）で、配線
電極９を所定の形状にパタニングする。
【００２０】図９の工程（Ｍ）に進み、配線電極９を第
２層間絶縁膜１０で被覆する。本例ではＰＳＧを低温成
膜して第２層間絶縁膜１０とした。次に工程（Ｎ）で、
第２層間絶縁膜１０の上にパシベーション膜１１を形成
した。本例ではプラズマＣＶＤ法によりＰ−ＳｉＮを低
温成膜している。最後に工程（Ｏ）で水素化処理を行な
う。例えば、４００℃以下の温度で熱アニールを加え、
第１層間絶縁膜８及び第２層間絶縁膜１０に含まれてい
た水素を半導体薄膜２に拡散させる。この際パシベーシ
ョン膜１１は水素の上方拡散を抑制するキャップ膜とし
て機能する。半導体薄膜２に導入された水素は欠陥準位
を終端化させ、薄膜トランジスタ３の動作特性が改善で
きる。かかる構成を有する薄膜トランジスタ３は、例え
ばアクティブマトリクス型液晶表示装置に内蔵される駆
動回路を構成するデバイスとして用いられる。なお、画
素スイッチング用の素子として用いる場合には、ドレイ
ン領域Ｄに電気接続している配線電極９に代えて画素電
極を接続すれば良い。
２層間絶縁膜１０で被覆する。本例ではＰＳＧを低温成
膜して第２層間絶縁膜１０とした。次に工程（Ｎ）で、
第２層間絶縁膜１０の上にパシベーション膜１１を形成
した。本例ではプラズマＣＶＤ法によりＰ−ＳｉＮを低
温成膜している。最後に工程（Ｏ）で水素化処理を行な
う。例えば、４００℃以下の温度で熱アニールを加え、
第１層間絶縁膜８及び第２層間絶縁膜１０に含まれてい
た水素を半導体薄膜２に拡散させる。この際パシベーシ
ョン膜１１は水素の上方拡散を抑制するキャップ膜とし
て機能する。半導体薄膜２に導入された水素は欠陥準位
を終端化させ、薄膜トランジスタ３の動作特性が改善で
きる。かかる構成を有する薄膜トランジスタ３は、例え
ばアクティブマトリクス型液晶表示装置に内蔵される駆
動回路を構成するデバイスとして用いられる。なお、画
素スイッチング用の素子として用いる場合には、ドレイ
ン領域Ｄに電気接続している配線電極９に代えて画素電
極を接続すれば良い。
【００２１】最後に図１０を参照して、本発明にかかる
薄膜半導体装置を一方の基板として組み立てられたアク
ティブマトリクス型液晶表示装置の一例を示す。図示す
る様に本液晶表示装置は所定の間隙を介して対面配置し
た一対の透明絶縁基板５１，５２と、該間隙に保持され
た液晶５３とを含むパネル構造を有している。一方の透
明絶縁基板５１は本発明にかかる薄膜半導体装置からな
り、画素電極５４及びスイッチング素子としての薄膜ト
ランジスタ５５が集積形成されている。又ゲートライン
５６及び信号ライン５７もパタニング形成されている。
さらに周辺部には垂直駆動回路５８及び水平駆動回路５
９も集積形成されている。又、透明絶縁基板５１の上端
部には外部接続用の端子６０が形成されており、配線ラ
イン６１を介して垂直駆動回路５８及び水平駆動回路５
９に接続されている。一方、上側の透明絶縁基板５２の
内表面には対向電極が形成されている。
薄膜半導体装置を一方の基板として組み立てられたアク
ティブマトリクス型液晶表示装置の一例を示す。図示す
る様に本液晶表示装置は所定の間隙を介して対面配置し
た一対の透明絶縁基板５１，５２と、該間隙に保持され
た液晶５３とを含むパネル構造を有している。一方の透
明絶縁基板５１は本発明にかかる薄膜半導体装置からな
り、画素電極５４及びスイッチング素子としての薄膜ト
ランジスタ５５が集積形成されている。又ゲートライン
５６及び信号ライン５７もパタニング形成されている。
さらに周辺部には垂直駆動回路５８及び水平駆動回路５
９も集積形成されている。又、透明絶縁基板５１の上端
部には外部接続用の端子６０が形成されており、配線ラ
イン６１を介して垂直駆動回路５８及び水平駆動回路５
９に接続されている。一方、上側の透明絶縁基板５２の
内表面には対向電極が形成されている。
【００２２】
【発明の効果】以上説明した様に、本発明によれば、ゲ
ート電極として複合金属材料を用いているので、ゲート
配線抵抗を小さくでき、回路の高速化が達成できるとい
う効果がある。上側金属層をアルミニウムで構成し、下
側金属層をチタン等で構成する事により、ゲート電極の
パタニング精度が確保できる為、薄膜トランジスタの特
性変動がなくなるという効果がある。上側金属層を構成
するアルミニウムの厚みを比較的薄くする事により、ヒ
ロックが抑制でき信頼性が改善できるという効果があ
る。ゲート電極の総厚を小さくできる為、段差が少なく
なりオーバーハングによる多層配線の断線がなくなると
いう効果がある。
ート電極として複合金属材料を用いているので、ゲート
配線抵抗を小さくでき、回路の高速化が達成できるとい
う効果がある。上側金属層をアルミニウムで構成し、下
側金属層をチタン等で構成する事により、ゲート電極の
パタニング精度が確保できる為、薄膜トランジスタの特
性変動がなくなるという効果がある。上側金属層を構成
するアルミニウムの厚みを比較的薄くする事により、ヒ
ロックが抑制でき信頼性が改善できるという効果があ
る。ゲート電極の総厚を小さくできる為、段差が少なく
なりオーバーハングによる多層配線の断線がなくなると
いう効果がある。
【図１】本発明にかかる薄膜半導体装置の基本的な構成
を示す部分断面図である。
を示す部分断面図である。
【図２】図１に示した薄膜半導体装置に含まれる薄膜ト
ランジスタの電気特性を示すグラフである。
ランジスタの電気特性を示すグラフである。
【図３】ゲート電極のパタニング処理を示す工程図であ
る。
る。
【図４】積層構造を有するゲート電極の参考例を示す模
式的な断面図である。
式的な断面図である。
【図５】ゲート電極の上側金属層となるＡｌＳｉの表面
平滑性を示すグラフである。
平滑性を示すグラフである。
【図６】本発明にかかる薄膜半導体装置の製造方法を示
す工程図である。
す工程図である。
【図７】同じく製造方法を示す工程図である。
【図８】同じく製造方法を示す工程図である。
【図９】同じく製造方法を示す工程図である。
【図１０】本発明にかかる薄膜半導体装置を用いて組み
立てられたアクティブマトリクス型液晶表示装置の一例
を示す斜視図である。
立てられたアクティブマトリクス型液晶表示装置の一例
を示す斜視図である。
【図１１】従来の薄膜半導体装置の一例を示す模式的な
回路図である。
回路図である。
【図１２】従来の薄膜半導体装置の課題説明に供する模
式図である。
式図である。
１ 透明絶縁基板 ２ 半導体薄膜 ３ 薄膜トランジスタ ４ ゲート絶縁膜 ５ ゲート電極 ６ 下側金属層 ７ 上側金属層 ８ 第１層間絶縁膜 ９ 配線電極 １０ 第２層間絶縁膜 １１ パシベーション膜
Claims (5)
- 【請求項１】 半導体薄膜を活性層とする薄膜トランジ
スタが絶縁基板上に集積形成された薄膜半導体装置であ
って、該薄膜トランジスタのゲート電極は、チタン、ニ
ッケル、モリブデン、タングステン又はクロムを主体と
する下側金属層と、アルミニウムを主体とする上側金属
層とを含む積層構造を有する事を特徴とする薄膜半導体
装置。 - 【請求項２】 該薄膜トランジスタは、ゲート絶縁膜を
介して該活性層の上にゲート電極が配置したプレーナ構
造を有する事を特徴とする請求項１記載の薄膜半導体装
置。 - 【請求項３】 該上側金属層及び下側金属層は共に順テ
ーパ形状の断面を有する事を特徴とする請求項１記載の
薄膜半導体装置。 - 【請求項４】 該上側金属層は１０nm〜４５０nmの範囲
の層厚を有する事を特徴とする請求項１記載の薄膜半導
体装置。 - 【請求項５】 薄膜トランジスタ及び画素電極が集積形
成された一方の基板と、対向電極を有し所定の間隙を介
して該一方の基板に接合した他方の基板と、該間隙に保
持された液晶とを有するアクティブマトリクス型液晶表
示装置であって、 該薄膜トランジスタは、チタン、ニッケル、モリブデ
ン、タングステン又はクロムを主体とする下側金属層
と、アルミニウムを主体とする上側金属層とを含む積層
構造のゲート電極を有する事を特徴とするアクティブマ
トリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27460094A JPH08116065A (ja) | 1994-10-12 | 1994-10-12 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27460094A JPH08116065A (ja) | 1994-10-12 | 1994-10-12 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116065A true JPH08116065A (ja) | 1996-05-07 |
Family
ID=17544000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27460094A Pending JPH08116065A (ja) | 1994-10-12 | 1994-10-12 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116065A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2320766A (en) * | 1996-12-30 | 1998-07-01 | Lg Electronics Inc | Liquid crystal displays |
| JPH112843A (ja) * | 1997-06-12 | 1999-01-06 | Hitachi Ltd | 液晶表示装置とその製造方法 |
| JPH1197704A (ja) * | 1997-09-20 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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-
1994
- 1994-10-12 JP JP27460094A patent/JPH08116065A/ja active Pending
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