JP3708837B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、ガラス等の絶縁材料、あるいは珪素ウェハー上に酸化珪素等の絶縁被膜を形成した材料等の絶縁表面上に形成される絶縁ゲート型トランジスタ（ＴＦＴ）およびその作製方法、さらには、このようなＴＦＴを複数形成した集積回路等の半導体装置に関する。本発明におけるＴＦＴは非晶質半導体もしくは多結晶等の結晶性半導体を活性層とすることを特徴とする。本発明は、特にガラス転移点（歪み温度、歪み点とも言う）が７５０℃以下のガラス基板上に形成されるＴＦＴに効果的であるが、その他の高融点ガラス基板や単結晶半導体ウェハーに形成された絶縁膜上に設けた場合にも利用できる。本発明による半導体装置は、液晶ディスプレー等のアクティブマトリクスやイメージセンサー等の駆動回路、あるいはいくつもの集積回路層を設けた３次元集積回路に使用される。
【０００２】
【従来の技術】
従来より、アクティブマトリクス型の液晶表示装置やイメージセンサー等の駆動の目的で、ＴＦＴ（薄膜トランジスタ）を形成することが広く知られている。これらのＴＦＴにおいては、ＣＶＤ（化学的気相成長法）やスパッタリング法等の気相成長法によって堆積した膜状の半導体をそのまま、あるいは熱アニール、レーザーアニール等のアニール処理を施して用いている。このようにして得られた半導体は多くの場合、非晶質状態あるいは多結晶状態である。
【０００３】
【発明が解決しようとする課題】
最近になって、大容量のマトリクス等のようにゲート配線の長い装置が作製されるようになると、ゲート配線の抵抗のため、信号遅延やパルスのゆがみ等が問題となるようになった。
また、活性層（チャネル形成領域）に用いられる半導体は、通常、非単結晶状態であるため、ゲート電極の設けられていない部分（例えば、トップゲート型においては下側、ボトムゲート型においては上側）に非意図的にチャネルが形成されてしまい、リーク電流が生じることが問題となった。
さらに、特に非晶質半導体を用いる場合には、ソース／ドレインのシート抵抗が高いことも無視できなくなっていた。本発明はこれらの問題の１つもしくは複数を解決することを課題とする。
【０００４】
【課題を解決するための手段】
本発明のＴＦＴは、半導体活性層の上下に第１（下方）および第２（上方）のゲート電極、および、第１のゲート電極と半導体層の間、および、第２の活性層と半導体層の間に、それぞれ、第１の絶縁膜と第２の絶縁膜（これらはゲート絶縁膜として機能する）が設けられ、かつ、第２のゲート電極は、陽極酸化処理によって、その上面および側面に該ゲート電極を構成する材料の陽極酸化物被膜が形成されていることを特徴とする。
【０００５】
このため、第２のゲート電極は陽極酸化可能な材料、例えば、アルミニウム、チタン、タンタルを主成分とする金属によって構成することが必要である。これらの金属は合金であってもよい。また、以下の文章では、特に断らない限り、例えば、アルミニウムといえば、純粋なアルミニウムだけではなく、１０％以下の添加物を含有するものも含むものとする。チタンやその他の金属についても同様である。
【０００６】
本発明において、第１のゲート電極は第２のゲート電極と常に同じ電位に保たれる。そのためには、第１のゲート電極は第２のゲート電極と電気的に接続すべく、コンタクトを持つことが必要であり、第１の絶縁膜と第２の絶縁膜をエッチングすることによって第１のゲート電極から延在する配線（第１のゲート配線）にコンタクトホールが形成されることが特徴でもある。
さらに、第１のゲート配線と第２のゲート配線は実質的に重なって形成されることも特徴である。ただし、部分的には第１のゲート配線上に第２のゲート配線が存在しない場合や、その逆の場合もあり得る。特に、第１のゲート配線と第２のゲート配線が重なって存在する場合には段差が大きくなるので、より上層の配線と交差する場所においては、段差を低減する目的で、いずれか一方のみの配線と交差するように設計すると、交差部での断線を防止する上で効果的である。
【０００７】
さらに、第２のゲート電極およびその側面の陽極酸化物をマスクとして自己整合的に形成されたソース／ドレインを有することも特徴とする。ソース／ドレインを形成するにはイオンドーピング等の加速した不純物イオンを照射する方法や熱拡散、レーザー拡散等の方法を用いて、実施される。
加えて、本発明のＴＦＴにおいてはソース／ドレインを覆って、あるいはその一部をシリサイド化することにより、シリサイド領域を設けることも特徴とする。特に、非晶質半導体を用いたＴＦＴにおいては、ソース／ドレインも非晶質もしくはそれと同等な材料によって構成されるため、シート抵抗が１０ｋΩ／□以上と極めて高かった。しかしながら、この領域にシリサイドを設けることによって、実質的なシート抵抗を１０００Ω／□以下、より好ましい条件では、１００Ω／□以下とすることができる。
【０００８】
本発明において、第２のゲート電極が陽極酸化物で被覆されていることは、このシリサイド化の工程において重要である。すなわち、シリサイド化は以下のようにおこなわれる。
まず、陽極酸化物で被覆された第２のゲート電極をマスクとして、第２の絶縁膜をエッチングすることによって、半導体活性層を露出せしめる。
その後、シリサイドを形成するための金属被膜を成膜する。半導体としてシリコンを用いる場合には、シリサイドを形成するための金属材料は、そのシリサイドが、Ｎ型あるいはＰ型のシリコンに対してオーミックもしくはオーミックに近い低抵抗なコンタクトを形成できるような材料であることが望まれる。例えば、モリブテン（Ｍｏ）、タングステン（Ｗ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、チタン（Ｔｉ）、コバルト（Ｃｏ）等が適当である。この段階では、半導体活性層の露出された部分と上記金属被膜は密着した状態にある。
【０００９】
その後、熱アニール、あるいは、レーザーもしくはそれと同等な強光を照射することにより、半導体活性層のうち金属被膜と密着した部分をシリサイド化させる。一方、半導体層以外の陽極酸化物上や絶縁膜上にも金属被膜が形成されているが、このような場所に形成された金属被膜はこれらの材料とは反応しない。
最後に、未反応の金属被膜を除去する。以上の工程において、もし、第２のゲート電極が陽極酸化物によって被覆されていなければ、シリサイド化のために成膜された金属被膜がゲート電極材料と反応してしまい、また、金属被膜を除去する工程でゲート電極をもエッチングしてしまう可能性が高く、好ましくない。このように、陽極酸化物は金属被膜とゲート電極が反応することを防止し、また、エッチングストッパーとして機能する。
【００１０】
また、陽極酸化物は、ソース／ドレイン上のシリサイドとゲート電極が短絡することを防止する役割も果たす。すなわち、シリサイドはソース／ドレインの実質的に全面に設けられるので、結果的にゲート電極に近接することとなる。ソース／ドレインとゲート電極はゲート絶縁膜によって隔てられているが、シリサイドはプロセス上、一度、ソース／ドレイン上のゲート絶縁膜を除去した後に形成されるので、シリサイドがゲート電極と接触する可能性が著しく大きい。しかしながら、ゲート電極の側面に陽極酸化物が存在すれば、シリサイドとゲート電極の接触を防止することが可能であり、しかも、陽極酸化物は非常に緻密で絶縁性の良好なものを得ることができるので、短絡の確率は著しく低減できる。
【００１１】
本発明のＴＦＴあるいは集積回路を得るための典型的な工程は以下のようなものである。
第１に絶縁表面上に第１のゲート配線を形成する。第１のゲート配線の材料としては、シリコンやモリブテン、タングステン等の耐熱性のある材料が望ましいが、その他の材料であってもよい。また、その表面を陽極酸化物によって被覆してもよい。
【００１２】
第２に前記第１のゲート配線を覆って、第１の絶縁膜を形成する。この絶縁膜は第１のゲート電極に対してゲート絶縁膜として機能する。半導体としてシリコンを用いる場合には、例えば、窒化珪素や酸化珪素、酸化窒化珪素（ＳｉＯx Ｎy ）等を用いればよい。また、単層でも多層でもよい。
第３に前記第１の絶縁膜上に島状の半導体層を形成する。半導体層は非晶質でも結晶性でもよい。また、基板上の特定の部分のみを結晶性半導体とし、その他の部分を非晶質半導体とすることも、レーザーアニール等の局所的なアニール手段を用いれば実施できる。
【００１３】
第４に前記半導体層上に第２の絶縁膜を形成する。この絶縁膜は第２のゲート電極に対してゲート絶縁膜として機能する。半導体としてシリコンを用いる場合には、例えば、窒化珪素や酸化珪素、酸化窒化珪素（ＳｉＯx Ｎy ）等を用いればよい。また、単層でも多層でもよい。
第５に第１および第２の絶縁膜をエッチングして第１のゲート配線に対してコンタクトホールを形成する。コンタクトホールの頻度は集積回路の種類によって異なるが、１つのＴＦＴに対して１〜２個の比率で構成することが望ましい。
【００１４】
第６に前記第２の絶縁膜上および前記コンタクトホールを覆って、第２のゲート配線を形成する。第２のゲート配線は第１のゲート配線と実質的に平行であり、また、好ましくは同じ形状を有する。また、後の第３の配線と交差する部分においては段差を緩和するために、第２の配線を設けない場合もある。
第７に前記第２のゲート配線に電解溶液中で電流を印加することによって、該ゲート配線の側面および上面に陽極酸化物層を形成する。この工程で形成される陽極酸化物の少なくとも１種類は、いわゆるバリヤ型の陽極酸化物であることが好ましい。バリヤ型の陽極酸化物とは、実質的に中性の電解溶液中の陽極酸化によって得られるもので、陽極酸化物の成長とともに、印加する電圧が増加することを特徴とする。バリヤ型の陽極酸化物は耐圧が高く、緻密な膜質である。
【００１５】
第８に前記第２のゲート配線およびその側面の陽極酸化物層をマスクとして、前記半導体層に自己整合的にＮ型もしくはＰ型の不純物を導入する。不純物導入に先立って、第２の絶縁膜をエッチングすることによって、半導体層を露出させておいてもよいし、イオンドーピング等の手段であれば、第２の絶縁膜を通して、不純物を注入することも可能である。イオンドーピング等を利用した場合には熱アニールあるいはレーザーアニール等のアニールによって、不純物の活性化をおこなうことが必要である。不純物注入の前あるいは後に上述のシリサイド化をおこなってもよい。
第９に前記半導体層に形成されたソース／ドレインの少なくとも一方、あるいはシリサイドに接続する第３の配線を形成する。
【００１６】
【作用】
本発明においては、ゲート配線を２層とすることができる。このため、ゲート配線が単層である場合に比較して、ゲート配線全体の抵抗を低減せしめることが可能である。すなわち、従来においては、ゲート配線が単層であったがために、ゲート配線の抵抗を低減させるためには、ゲート配線の厚みを増すことが要求された。例えば、従来の通常のゲート配線の厚みは３０００〜５０００Åであったが、大容量のマトリクスでは、ゲート配線の低抵抗化が必要であり、その倍の厚みすることが必要とされた。
【００１７】
しかしながら、単層のゲート配線の厚みを増すと段差が拡大し、その上に形成される絶縁膜がゲート電極・配線を十分に被覆することに困難があった。特に、絶縁膜が基板温度４２０℃未満のＣＶＤ法、例えば、プラズマＣＶＤ法によって形成される場合には、段差が５０００Åを境に急速に被覆性が悪化し、層間のショート等の原因となった。
本発明においては、ゲート配線は上下合わせた厚さは十分に厚くなるが、それぞれのゲート配線に対する絶縁膜の被覆性が十分良好な状態であるので、上記のような問題は生じない。
【００１８】
さらに、従来においては、ゲート配線に１か所にでも断線があると、その行は線欠陥となり、その行の全ての素子が無駄になってしまったが、本発明においては上下２層のゲート配線が適当な間隔でコンタクトを形成して、延びているので、ゲート配線の断線による歩留りの低下は全くなかった。
また、本発明では活性層の上下にゲート電極が存在するため、ゲート電極の反対側の活性層における非意図的なチャネルが形成されることがなく、リーク電流の低減が達成される。
この点に関して、特に本発明は半導体活性層の結晶性が上側と下側で異なる場合には好ましいものであった。結晶性シリコン半導体の場合には、一般に、結晶は下方から成長することが知られており、下側の結晶シリコンと絶縁膜の界面特性の方が上側の結晶シリコンと絶縁膜のものに比較して優れている。したがって、このような場合に下方にゲート電極が存在することは好ましいことである。
【００１９】
さらに、本発明において、ソース／ドレインに隣接してシリサイド領域を設けた場合にはシート抵抗を低減せしめる上で効果があった。
本発明は特に外部から光の照射されるデバイス、例えば、液晶ディスプレーやイメージセンサー等の装置においてはＴＦＴに光が照射されることがある。その場合、ゲート電極の方向から活性層の方向に向けて照射された光に関しては、ゲート電極が影となって特性に影響を及ぼすことは少ないが、ゲート電極の存在しない方から照射された光に対してはフォト電流が発生し、ＴＦＴの特性が著しく低下するという問題があった。しかも、一般に光は一方向からのみ侵入するわけではなく、散乱等による微量な光までも制御することは不可能であった。この問題に対しては、ゲート電極の反対側に遮光膜を形成するという方法が一般的であるが、本発明では活性層の上下にゲート電極が存在し、これが遮光膜となって活性層に侵入する光を抑制することができるという効果を有する。
【００２０】
本発明においては、第１のゲート絶縁膜の膜厚と誘電率、第２のゲート絶縁膜の膜厚と誘電率を加減することにより、そのＴＦＴの支配的なゲート電極が第１のゲート電極と第２のゲート電極のいずれかとすることも可能である。すなわち、第１のゲート絶縁膜と第２のゲート絶縁膜を同じ材質の絶縁体で形成し、かつ、第１の絶縁膜を第２のゲート絶縁膜よりも薄くすると、第１のゲート電極が中心となってＴＦＴが動作する。逆の場合には第２のゲート電極が支配的となる。第１のゲート電極と第２のゲート電極のいずれを支配的とするかは、活性層と第１の絶縁膜の界面と活性層と第２の絶縁膜の界面のいずれがより好ましいものであるかを考慮して選択すればよい。
【００２１】
本発明を利用した集積回路にはいくつかのバリエーションが考えられる。集積回路として、アクティブマトリクス回路とその駆動をおこなうための周辺論理回路という大きく分けて１種類の回路を有するモノリシック型アクティブマトリクス回路（周辺回路一体型アクティブマトリクス回路）を考えると、第１に、周辺回路にはトップゲート型ＴＦＴを、アクティブマトリクス回路には本発明のＴＦＴを用いた構造がある。この場合では、マトリクス回路のＴＦＴのリーク電流が低減でき、また、周辺回路ではソース／ドレインを自己整合的に形成できるので、寄生容量が低減されるという特色を有する。
第２は、周辺回路は結晶性半導体によって、また、アクティブマトリクス回路は非晶質半導体によって構成する場合である。一般に、結晶性半導体を用いたＴＦＴは動作速度が早く、非晶質半導体を用いたＴＦＴではリーク電流が少ないという特色を有し、それぞれ、周辺回路、アクティブマトリクス回路に適している。
【００２２】
【発明の実施の形態】
【実施例】
〔実施例１〕 図１、図２および図４に本実施例を示す。本実施例は、モノリシック型アクティブマトリクス回路の作製工程および構造について説明したものである。モノリシック型アクティブマトリクス回路とは、図６に示すようなブロック構成を有するもので１枚の基板６０１上にアクティブマトリクス回路領域６０４と、それを取り囲むようにデータドライバー回路６０２、６０４、スキャンドライバー回路６０３が設けられているものである。データドライバー回路およびスキャンドライバー回路の数については、図６に示したもの以外にさまざまなバリエーションが可能である。データドライバー回路、スキャンドライバー回路その他の補助的な駆動回路を総称して、周辺回路という。周辺回路ではＰチャネル型ＴＦＴとＮチャネル型ＴＦＴを用いて相補ＭＯＳ回路が構成されるため、図２では相補ＭＯＳ回路によるインバータ回路の作製工程を示した。
【００２３】
図１はアクティブマトリクス回路部分の、また、図２は周辺回路部分の典型的な部分の断面図であり、図１と図２における工程順を示す（Ａ）、（Ｂ）、（Ｃ）、．．．はそれぞれ対応し、また、図１、図２および図４における符号番号が同じ場合は同じものを指し示す。図４（Ａ）は完成したマトリクス回路を上方より見た様子を示し、図１は図４（Ａ）のＡ−Ｂ−Ｃの断面を示したものである。また、図４（Ｂ）は、図４（Ａ）のａ−ｂの断面を示す。図４（Ｃ）は本実施例で作製するアクティブマトリクス回路の回路図を示す。以下に図１および図２を用いて、本実施例の作製工程を説明する。
【００２４】
まず、厚さ１０００Åの窒化珪素膜（図示せず）を形成した基板（コーニング７０５９、１００ｍｍ×１００ｍｍ）の絶縁表面１０１上に第１のゲート配線・電極１０２、１０３、１０４、１０５を形成した。ゲート配線・電極は、厚さ３０００Åの燐をドーピングして抵抗を低減せしめた多結晶シリコン膜をエッチングすることによって形成した。多結晶シリコン膜は減圧ＣＶＤ法によって形成した。この場合には成膜した状態で多結晶状態であった。
多結晶シリコン膜を得るには、上記の方法以外に、プラズマＣＶＤ法、減圧ＣＶＤ法によって真性の非晶質シリコン膜を形成し、これにイオンドーピング法等の手段によって燐等の不純物を導入せしめ、さらに、これを５００〜６００℃で熱アニールしてもよい。また、熱アニールの際にはニッケル等の結晶化を促進せしめる元素を微量添加してもよい。
【００２５】
本実施例ではシリコンを用いたが、他に珪化金属を用いてもよかった。
その後、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、４０００Åの窒化珪素膜１０６を堆積した。これはゲート絶縁膜としても機能する。そして、厚さ３００〜１０００Å、例えば、５００Åの非晶質シリコン膜をプラズマＣＶＤ法によって形成した。そして、これをエッチングして、島状の領域１０７、１０８、１０９を形成した。（図１（Ａ）、図２（Ａ））
さらに、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、２０００Åの窒化珪素膜１１０を堆積した。これはゲート絶縁膜としても機能する。この状態で、周辺回路の部分のみにレーザー光を照射して、島状のシリコン膜を結晶化させた。レーザーはＸｅＣｌエキシマーレーザー（波長３０８ｎｍ）を用いた。レーザーの照射エネルギー密度、パルス数はシリコン膜の膜質、窒化珪素膜１１０の膜質によって加減した。
【００２６】
その後、図には示していないが、窒化珪素膜１１０と１０６をエッチングして第１のゲート配線に到達するコンタクトホールを形成した。このコンタクトホールは、第１のゲート配線とその上に形成される第２のゲート配線の間のコンタクトを形成するためのもので、図４（Ａ）および同図（Ｂ）のコンタクト１４５に相当するものである。
コンタクトホールを形成した後、スパッタ法によって、厚さ３０００〜８０００Å、例えば、５０００Åのアルミニウム膜１１１を形成した。アルミニウム膜には０．１〜０．５重量％のスカンジウム（Ｓｃ）を含有せしめておくと、ヒロックの発生を抑止する上で効果があった。（図１（Ｂ）、図２（Ｂ））
【００２７】
次いで、アルミニウム膜をエッチングし、第２のゲート配線・電極１１２、１１３、１１４、１１５を形成した。この結果、先に形成されたコンタクトホールを介して、第１のゲート配線と第２のゲート配線のコンタクトが形成された。この際には、第２のゲート配線でコンタクトホールが完全に覆われるように設計することが必要であった。これは、コンタクトホールにおいてシリコンで構成された第１のゲート配線が露出されていると、後の陽極酸化の工程において、この露出された部分を通して電流が漏れてしまい、陽極酸化反応が進まないためである。（図１（Ｃ）、図２（Ｃ））
【００２８】
次に、電解溶液中において、ゲート電極に電流を印加した。その際、３〜１０％の酒石酸にアンモニアを添加して、ｐＨ＝６．８〜７．２に調整したエチレングルコール溶液を用いた。溶液の温度は１０℃前後の室温より低い方が良好な酸化膜が得られた。このため、第２のゲート配線・電極の上面および側面にバリヤ型の陽極酸化物１１６、１１７、１１８、１１９が形成された。陽極酸化物の厚さは印加電圧に比例し、印加電圧が１５０Ｖで２０００Åの陽極酸化物が形成された。陽極酸化物の厚さは１０００〜３０００Åが好ましかった。３０００Å以上の厚さの陽極酸化物を得るには２５０Ｖ以上の高電圧が必要であり、ＴＦＴの特性に悪影響を及ぼすので好ましくなかった。（図１（Ｄ）、図２（Ｄ））
【００２９】
その後、ドライエッチング法によって窒化珪素膜１１０をエッチングした。この際には、陽極酸化物はエッチングされないので、自己整合的に窒化珪素膜１１０がエッチングされ、ゲート配線・電極と島状シリコン層の間にはゲート絶縁膜１２０、１２１、１２２、１２３が残された。（図１（Ｅ）、図２（Ｅ））
【００３０】
次に、イオンドーピング法によって、島状シリコン層１０７、１０８、１０９に、ゲート電極部（すなわちゲート電極とその周囲の陽極酸化膜）をマスクとして自己整合的にＮ型およびＰ型の不純物を注入し、Ｎ型不純物領域（ソース／ドレイン領域）１２４、１２５、１２６、１２７、Ｐ型不純物領域１２８、１２９を形成した。ドーピングガスとしては、Ｎ型不純物のドーピングにはフォスフィン（ＰＨ3 ）を、Ｐ型不純物のドーピングにはジボラン（Ｂ2 Ｈ6 ）を、それぞれドーピングガスとして用いた。ドーズ量は５×１０14〜５×１０15原子／ｃｍ2 、加速エネルギーは１０〜３０ｋｅＶとした。その後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。（図１（Ｆ）、図２（Ｆ））
【００３１】
その後、全面に適当な金属、例えば、厚さ５０〜５００Åのチタン膜１３０をスパッタ法によって形成した。（図１（Ｇ）、図２（Ｇ））
そして、４５０〜５５０℃、例えば、５００℃で１０〜６０分、熱アニールすることによって、チタンとシリコンを反応させ、シリサイド（珪化チタン）領域１３１、１３２、１３３、１３４、１３５、１３６を形成した。この熱アニールの間にドーピングされた不純物のさらなる活性化もおこなわれた。
熱アニールによるシリサイド化の代わりに、レーザー光の照射や、可視光線もしくは近赤外光の照射によるランプアニールによるものでもよい。
【００３２】
この後、過酸化水素とアンモニアと水とを５：２：２で混合したエッチング液でＴｉ膜をエッチングした。露出した活性層と接触した部分以外のチタン膜（例えば、窒化珪素膜１０６や陽極酸化膜上に存在したチタン膜）はそのまま金属状態で残っているので、このエッチングで除去できる。一方、珪化チタンはエッチングされないので、残存させることができる。（図１（Ｈ）、図２（Ｈ））
【００３３】
さらに、全面に第１の層間絶縁物１３７として、ＣＶＤ法によって酸化珪素膜を厚さ５０００Å形成した。そして、ＴＦＴのソース／ドレインにコンタクトホールを形成した。第１の層間絶縁物形成後、４００℃で１０〜３０分アニールした。その後、アルミニウム配線・電極１３８、１３９、１４０、１４１を形成した。さらに、ＩＴＯ膜によって、画素電極１４２も形成した。最後に外部からの水分、可動イオン等がＴＦＴに侵入しないように厚さ２０００〜５０００Å、例えば、３０００Åの窒化珪素膜１４３をプラズマＣＶＤ法によって形成し、画素部分１４４を開孔し、ＩＴＯ膜を露出させた。（図１（Ｉ）、図２（Ｉ））
【００３４】
以上によって、アクティブマトリクス回路における配線交差部１４７、画素に接続するＴＦＴ１４８、周辺回路のＮチャネル型ＴＦＴ１４９、Ｐチャネル型ＴＦＴ１５０が完成し、モノリシック型アクティブマトリクス回路が完成された。本実施例による画素の部分に設けられたＴＦＴを上方から見た図を図４（Ａ）に示す。スキャンドライバーから延びてきたゲート線は図では１本の線のように見えるが、実際には、第２のゲート線１１２の下には、これと並行に第１のゲート線１０２が設けられている。そして、第１のゲート線と第２のゲート線は、コンタクト１４５において、接続されている。本実施例のアクティブマトリクス回路においては、ＴＦＴ１個に付き１か所のコンタクトを設けた。
【００３５】
このため、上下いずれかのゲート配線に断線があったとしても、その行全体が不良となることはなかった。特に、本実施例では図４（Ａ）に示すように、ゲート線の分岐する部分にコンタクトを設けたが、それは、コンタクトを形成するためのパッド領域（配線の幅の太い領域）を設けるに際して、当該部分では、特別なスペースを必要とせず、レイアウト上、有利であるためである。
図４（Ａ）におけるゲート線にそったａ−ｂの断面構造を図４（Ｂ）に示す。また、図４（Ａ）の回路を複数並べたマトリクスの回路図を図４（Ｃ）に示す。
図４（Ａ）において、ゲート線１１２（および１０２）は上の行の画素電極の下に延びる配線１４６にも別れているが、この配線１４６は画素電極との間に容量を形成し、回路上は画素電極によって形成される液晶の容量と並列に存在する。
【００３６】
〔実施例２〕 図３および図５に本実施例を示す。本実施例はアクティブマトリクス回路の作製工程および構造について説明したものである。本実施例においてはアクティブマトリクス回路の作製方法に関するものであるが、モノリシック型アクティブマトリクス回路を作製せんとする場合の周辺回路についても同様なプロセスである。
図３はアクティブマトリクス回路の断面図である。図３および図５における符号番号は同じものを指し示す。図５（Ａ）は完成したマトリクス回路を上方より見た様子を示し、図２は図５（Ａ）のＡ−Ｂ−Ｃの断面を示したものである。また、図５（Ｂ）は、図５（Ａ）のａ−ｂの断面を示す。図５（Ｃ）は本実施例で作製するアクティブマトリクス回路の回路図を示す。以下に図３を用いて、本実施例の作製工程を説明する。
【００３７】
まず、厚さ１０００Åの窒化珪素膜（図示せず）を形成した基板（コーニング７０５９、１００ｍｍ×１００ｍｍ）の絶縁表面２０１上に第１のゲート配線・電極２０２、２０３を形成した。ゲート配線・電極は、厚さ３０００Åのタングステン膜をスパッタ法によって成膜し、これをエッチングすることによって形成した。タングステン以外にモリブテン、チタン等の耐熱性金属であってもよい。
【００３８】
その後、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、４０００Åの窒化珪素膜２０４を堆積した。これはゲート絶縁膜としても機能する。そして、厚さ３００〜１０００Å、例えば、８００Åの非晶質シリコン膜をプラズマＣＶＤ法によって形成した。そして、これにニッケルを微量添加し、５００〜５８０℃、例えば、５５０℃でアニールすることによって結晶化せしめた。さらに、レーザー光を照射して、シリコン膜の結晶性を改善せしめた。レーザーはＸｅＣｌエキシマーレーザー（波長３０８ｎｍ）を用いた。レーザーの照射エネルギー密度、パルス数はシリコン膜の膜質によって加減した。そして、これをエッチングして、島状の領域２０５を形成した。（図３（Ａ））
【００３９】
さらに、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、１０００Åの酸化珪素膜２０６を堆積した。これはゲート絶縁膜としても機能する。その後、図には示していないが、窒化珪素膜２０４と酸化珪素膜２０６をエッチングして第１のゲート配線に到達するコンタクトホールを形成した。このコンタクトホールは、図５（Ａ）および同図（Ｂ）のコンタクト２２３、２２４に相当するものである。コンタクトホールを形成した後、スパッタ法によって、厚さ３０００〜８０００Å、例えば、５０００Åのアルミニウム膜２０７を形成した。（図３（Ｂ））
次いで、アルミニウム膜をエッチングし、第２のゲート配線・電極２０８、２２１、２２２を形成した。本実施例ではその上にドライバーから延びるソース線２１６が形成される部分（図３（Ｃ）の第１のゲート配線２０２の部分）には第２のゲート配線は形成しなかった。（図３（Ｃ）、ゲート配線２２１、２２２に関しては図５（Ａ）参照）
【００４０】
この結果、先に形成されたコンタクトホール２２３、２２４を介して、第１のゲート配線と第２のゲート配線のコンタクトが形成された。本実施例では、上述の通り、ソース線２１６が存在する部分においては第２のゲート配線を設けないので、コンタクトホールはソース線をはさんで、２か所設けてあり、すなわち、ＴＦＴ１個に付き、２か所のコンタクトを形成した。（図３（Ｃ））
次に、電解溶液中において、ゲート電極に電流を印加し、実施例１と同様に陽極酸化をおこない、第２のゲート配線・電極２０８の上面および側面にバリヤ型の陽極酸化物２０９が形成された。陽極酸化物の厚さは１５００Åとした。（図３（Ｄ））
【００４１】
その後、ウェットエッチング法によって酸化珪素膜２０６をエッチングした。エッチャントとしては、フッ酸、フッ化アンモニウム、酢酸の混合溶液を用いた。このエッチャントは酸化珪素膜、特にプラズマＣＶＤ法によって形成された酸化珪素膜に対してはエッチングレートが大きく、酸化アルミニウム、シリコン、窒化珪素に対しては十分に小さいという特徴を有している。そのため、ほぼ酸化珪素膜２０６のみをゲート電極部（すなわちゲート電極とその周囲の陽極酸化膜）をマスクとして自己整合的に選択的にエッングすることができた。ゲート配線・電極と島状シリコン層の間にはゲート絶縁膜２１０が残された。（図３（Ｅ））
【００４２】
次に、イオンドーピング法によって、島状シリコン層２０５に、ゲート電極部をマスクとして自己整合的にＰ型の不純物を注入し、ソース／ドレイン２１１、２１２を形成した。ドーズ量は１×１０14〜５×１０15原子／ｃｍ2 、加速エネルギーは１０〜３０ｋｅＶとした。例えば、ドーズ量を２×１０14原子／ｃｍ2 、加速電圧を２０ｋＶとした。その後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。（図３（Ｆ））
【００４３】
その後、全面に厚さ５０〜５００Åのチタン膜２１３をスパッタ法によって形成した。（図３（Ｇ））
そして、４５０〜５５０℃、例えば、５００℃で１０〜６０分、熱アニールすることによって、チタンとシリコンを反応させ、シリサイド（珪化チタン）領域２１４、２１５を形成した。その後、過酸化水素とアンモニアと水とを５：２：２で混合したエッチング液で未反応のＴｉ膜をエッチングした。（図３（Ｈ）、）
【００４４】
その後、ソース線となるアルミニウム配線・電極２１６を形成した。すなわち、本実施例ではソース線とゲート線の交差する部分においては、第２のゲート配線が存在しないので、第１の絶縁膜（厚さ４０００Åの窒化珪素）２０４を層間絶縁物として利用することができ、実施例１の場合に比較して、成膜工程を減らすことができた。さらに、外部からの水分、可動イオン等がＴＦＴに侵入しないように厚さ２０００〜５０００Å、例えば、３０００Åの窒化珪素膜２１７をプラズマＣＶＤ法によって形成した。最後に、ＩＴＯ膜によって、画素電極２１８を形成した。（図３（Ｉ））
【００４５】
以上によって、アクティブマトリクス回路における配線交差部２２６、画素に接続するＴＦＴ２２７が完成した。
本実施例による画素の部分に設けられたＴＦＴを上方から見た図を図５（Ａ）に示す。スキャンドライバーから延びてきたゲート線は第１のゲート線２０２と第２のゲート線２２１、２２２の２層構造となっている。ただし、ソース線とゲート線が交差する部分２２６においては第２のゲート線は設けられていない。第１のゲート線と第２のゲート線は、コンタクト２２３、２２４において、接続されている。本実施例のアクティブマトリクス回路においては、ＴＦＴ１個に付き２か所のコンタクトを設けた。
【００４６】
本実施例のようにソース線とゲート線が交差する部分においては第２のゲート配線を設けないという構成とすると、図３（Ｉ）から一目瞭然であるが、光サブでの段差を小さくすることができる。そのため、ソース線の断線の確率が低下し、歩留りの向上に寄与する。
図５（Ａ）におけるゲート線にそったａ−ｂの断面構造を図５（Ｂ）に示す。また、図５（Ａ）の回路を複数並べたマトリクスの回路図を図５（Ｃ）に示す。
図５（Ａ）において、ゲート線２２２（および２０２）は上の行の画素電極の下に延びる配線２２５に別れ、画素電極との間に容量を形成する。
【００４７】
〔実施例３〕 本実施例を図７に示す。図７（Ａ）はアクティブマトリクス回路のトランジスタを中心とした部分を、図７（Ｂ）は周辺回路の部分を示す。本実施例ではアクティブマトリクス回路においては、ＴＦＴを本発明の上下のゲート電極を有する構造としたのに対し、周辺回路においてはトップゲート型のＴＦＴとしたことを特徴とする。このような構造を得るために、本実施例では、アクティブマトリクス領域にのみ第１のゲート配線を設けた。以下、図面の説明をする。
【００４８】
アクティブマトリクス回路領域においては、第１のゲート電極・配線３０１、３０２が形成され、実施例２と同様に第１のゲート配線３０１が第３の配線３０７と交差する部分を除いて、陽極酸化物で被覆された第２のゲート配線・電極３０３が設けられた。本実施例では、第１のゲート絶縁膜（第１のゲート電極３０２と活性層の間の絶縁膜）および第２のゲート絶縁膜（第２のゲート電極３０３と活性層の間の絶縁膜）は共に酸化珪素で構成し、前者の厚さを１２００Å、後者の厚さを１８００Åとした。そのため、アクティブマトリクス回路においては、第１のゲート電極３０２の影響が大きかった。ＴＦＴのソース／ドレインやシリサイドの構造は他の実施例と同様であった。（図７（Ａ））
一方、周辺回路領域においては第１のゲート電極・配線は設けられず、陽極酸化物で被覆された第２のゲート配線・電極３０４、３０５のみが設けられた。上述のように、第１および第２のゲート絶縁膜の厚さはそれぞれ異なっていたが、周辺回路においては第１のゲート電極は存在しないのでその効果は観測できなかった。（図７（Ｂ））
【００４９】
第２のゲート配線・電極３０３〜３０５を覆って、第１の層間絶縁物３０６が厚さ２０００Åの窒化珪素膜によって形成された。そして、第１の層間絶縁物３０６にコンタクトホールが形成された。この際、アクティブマトリクス回路のＴＦＴにおいては、ソース線（第３の配線）３０７と接続する方のみならず、画素電極３１２と接続する方にもコンタクトホールが形成された。
その後、第３の配線３０７〜３１０が形成された。この配線材料としてはチタン（厚さ５００Å）とアルミニウム（厚さ４０００Å）の多層膜を用いた。アルミニウムには１％のシリコンを含有せしめた。（図７（Ａ）、図７（Ｂ））
【００５０】
さらに、第２の層間絶縁物３１１が厚さ３０００Åの酸化珪素によって形成された。そして、アクティブマトリクス回路において、画素電極とＴＦＴとのコンタクトを形成する部分にコンタクトホールが形成された。今回のコンタクトホールは、先に設けられたコンタクトホールの内側に形成された。最後に、画素電極３１２が設けられた。（図７（Ｂ））
以上のようにして、アクティブマトリクス回路のＴＦＴ３１６、配線交差部３１５、周辺回路のＮチャネル型ＴＦＴ３１３、Ｐチャネル型ＴＦＴ３１４が完成した。
【００５１】
〔実施例４〕 本実施例を図８に示す。図８（Ａ）はアクティブマトリクス回路のトランジスタを中心とした部分を、図８（Ｂ）は周辺回路の部分を示す。本実施例でも実施例３と同様に、周辺回路においてはトップゲート型のＴＦＴとしたが、周辺回路領域にも第１のゲート配線を残し、配線交差部は第１の配線と第３の配線を交差させる構造とした。以下、図面の説明をする。
アクティブマトリクス回路領域においては、第１のゲート電極・配線４０１、４０２が形成され、実施例２と同様に第１のゲート配線４０１が第３の配線４０７と交差する部分を除いて、陽極酸化物で被覆された第２のゲート配線・電極４０４が設けられた。本実施例では、第１のゲート絶縁膜（第１のゲート電極４０２と活性層の間の絶縁膜）を窒化珪素膜で、第２のゲート絶縁膜（第２のゲート電極４０４と活性層の間の絶縁膜）を酸化珪素膜で、それぞれ構成し、前者の厚さを４０００Å、後者の厚さを１２００Åとした。誘電率を考慮すると、第１のゲート電極と第２のゲート電極の寄与はほぼ同じであった。ＴＦＴのソース／ドレインやシリサイドの構造は他の実施例と同様であった。（図８（Ａ））
【００５２】
一方、周辺回路領域においてはＴＦＴの部分においては第１のゲート電極は設けられなかったが、その他の部分には第１のゲート配線４０３を設けた。そして、ＴＦＴの部分には陽極酸化物で被覆された第２のゲート配線・電極４０５，４０６が設けられたが、第１の配線と第３の配線４０９と交差する部分においては第２のゲート配線は設けられなかった。これは、実施例２と同様に配線の段差を減らすためである。（図８（Ｂ））
そして、その上に第３の配線４０７〜４１０が形成された。このとき、アクティブマトリクス回路および周辺回路において第１のゲート配線４０１、４０３と第３の配線４０８、４０９は第１のゲート配線上に形成された第１のゲート絶縁膜によって層間分離される。（図８（Ａ）、図８（Ｂ））
【００５３】
その後、層間絶縁物４１１が厚さ３０００Åの窒化珪素によって形成された。そして、アクティブマトリクス回路において、画素電極とＴＦＴとのコンタクトを形成する部分にコンタクトホールが形成され、画素電極４１２が設けられた。（図８（Ｂ））
以上のようにして、アクティブマトリクス回路のＴＦＴ４１４、配線交差部４１３、周辺回路のＮチャネル型ＴＦＴ４１５、Ｐチャネル型ＴＦＴ４１６が完成した。
【００５４】
【発明の効果】
本発明によって得られる効果をまとめると以下のようになる。
第１にゲート配線を２層構造とすることによるゲート配線の抵抗を低減させることができた。第２にゲート配線を２層構造とすることによって、ゲート配線の断線による不良を減らすことができた。第３にソース／ドレインに隣接してシリサイド領域を設けることにより、ＴＦＴのシート抵抗を１ｋΩ／□以下または０．１ｋΩ／□以下に低減せしめることができた。
【００５５】
さらに加えて、上記実施例３において図７（Ａ）に示したように、アクティブマトリクス回路に設けられた複数のソース配線と複数の第１のゲート配線が第１のゲート絶縁膜及び層間絶縁物を間に挟んで交差する構成とした。交差した部分に形成される容量は誘電体の膜厚が厚いほど容量値が小さくなるから、図７（Ａ）のような構造としたときに、交差した部分の寄生容量を低減できることは一般的に良く知られた効果である。
【００５６】
本発明のＴＦＴは、半導体集積回路が形成された基板上に３次元集積回路を形成する場合でも、ガラスまたは有機樹脂等の上に形成される場合でも同様に形成されることはいうまでもないが、いずれの場合にも絶縁表面上に形成されることを特徴とする。特に周辺回路を同一基板上に有するモノリシック型アクティブマトリクス回路等の電気光学装置に対する本発明の効果は著しい。
以上のように本発明は工業上、有益である。
【図面の簡単な説明】
【図１】 実施例１によるＴＦＴの作製方法を示す。
【図２】 実施例１によるＴＦＴの作製方法を示す。
【図３】 実施例２によるＴＦＴの作製方法を示す。
【図４】 実施例１によって作製したＴＦＴ回路の構造を示す。
【図５】 実施例１によって作製したＴＦＴ回路の構造を示す。
【図６】 モノリシック型アクティブマトリクス回路のブロック図を示す。
【図７】 実施例３によって作製したＴＦＴ回路の構造を示す。
【図８】 実施例４によって作製したＴＦＴ回路の構造を示す。
【符号の説明】
１０１ 絶縁表面
１０２〜１０５ 第１のゲート配線・電極（多結晶シリコン）
１０６ 第１の絶縁膜（窒化珪素）
１０７〜１０９ 活性層（シリコン）
１１０ 第２の絶縁膜（窒化珪素）
１１１ 金属膜（アルミニウム）
１１２〜１１５ 第２のゲート配線・電極（アルミニウム）
１１６〜１１９ 陽極酸化物（酸化アルミニウム）
１２０〜１２３ ゲート絶縁膜
１２４〜１２９ Ｎ型もしくはＰ型不純物領域
１３０ 金属膜（チタン）
１３１〜１３６ シリサイド領域（珪化チタン）
１３７ 第１の層間絶縁物（酸化珪素）
１３８〜１４１ 金属配線（アルミニウム）
１４２ 画素電極（ＩＴＯ）
１４３ 第２の層間絶縁物（窒化珪素）
１４４ 画素開孔部
１４５ 第１および第２のゲート配線のコンタクト部
１４６ 補助容量様配線
１４７ ソース線とゲート線の交差部
１４８ 画素電極に設けられたＴＦＴ
１４９ 周辺回路のＮチャネル型ＴＦＴ
１５０ 周辺回路のＰチャネル型ＴＦＴ
【発明が属する技術分野】
本発明は、ガラス等の絶縁材料、あるいは珪素ウェハー上に酸化珪素等の絶縁被膜を形成した材料等の絶縁表面上に形成される絶縁ゲート型トランジスタ（ＴＦＴ）およびその作製方法、さらには、このようなＴＦＴを複数形成した集積回路等の半導体装置に関する。本発明におけるＴＦＴは非晶質半導体もしくは多結晶等の結晶性半導体を活性層とすることを特徴とする。本発明は、特にガラス転移点（歪み温度、歪み点とも言う）が７５０℃以下のガラス基板上に形成されるＴＦＴに効果的であるが、その他の高融点ガラス基板や単結晶半導体ウェハーに形成された絶縁膜上に設けた場合にも利用できる。本発明による半導体装置は、液晶ディスプレー等のアクティブマトリクスやイメージセンサー等の駆動回路、あるいはいくつもの集積回路層を設けた３次元集積回路に使用される。
【０００２】
【従来の技術】
従来より、アクティブマトリクス型の液晶表示装置やイメージセンサー等の駆動の目的で、ＴＦＴ（薄膜トランジスタ）を形成することが広く知られている。これらのＴＦＴにおいては、ＣＶＤ（化学的気相成長法）やスパッタリング法等の気相成長法によって堆積した膜状の半導体をそのまま、あるいは熱アニール、レーザーアニール等のアニール処理を施して用いている。このようにして得られた半導体は多くの場合、非晶質状態あるいは多結晶状態である。
【０００３】
【発明が解決しようとする課題】
最近になって、大容量のマトリクス等のようにゲート配線の長い装置が作製されるようになると、ゲート配線の抵抗のため、信号遅延やパルスのゆがみ等が問題となるようになった。
また、活性層（チャネル形成領域）に用いられる半導体は、通常、非単結晶状態であるため、ゲート電極の設けられていない部分（例えば、トップゲート型においては下側、ボトムゲート型においては上側）に非意図的にチャネルが形成されてしまい、リーク電流が生じることが問題となった。
さらに、特に非晶質半導体を用いる場合には、ソース／ドレインのシート抵抗が高いことも無視できなくなっていた。本発明はこれらの問題の１つもしくは複数を解決することを課題とする。
【０００４】
【課題を解決するための手段】
本発明のＴＦＴは、半導体活性層の上下に第１（下方）および第２（上方）のゲート電極、および、第１のゲート電極と半導体層の間、および、第２の活性層と半導体層の間に、それぞれ、第１の絶縁膜と第２の絶縁膜（これらはゲート絶縁膜として機能する）が設けられ、かつ、第２のゲート電極は、陽極酸化処理によって、その上面および側面に該ゲート電極を構成する材料の陽極酸化物被膜が形成されていることを特徴とする。
【０００５】
このため、第２のゲート電極は陽極酸化可能な材料、例えば、アルミニウム、チタン、タンタルを主成分とする金属によって構成することが必要である。これらの金属は合金であってもよい。また、以下の文章では、特に断らない限り、例えば、アルミニウムといえば、純粋なアルミニウムだけではなく、１０％以下の添加物を含有するものも含むものとする。チタンやその他の金属についても同様である。
【０００６】
本発明において、第１のゲート電極は第２のゲート電極と常に同じ電位に保たれる。そのためには、第１のゲート電極は第２のゲート電極と電気的に接続すべく、コンタクトを持つことが必要であり、第１の絶縁膜と第２の絶縁膜をエッチングすることによって第１のゲート電極から延在する配線（第１のゲート配線）にコンタクトホールが形成されることが特徴でもある。
さらに、第１のゲート配線と第２のゲート配線は実質的に重なって形成されることも特徴である。ただし、部分的には第１のゲート配線上に第２のゲート配線が存在しない場合や、その逆の場合もあり得る。特に、第１のゲート配線と第２のゲート配線が重なって存在する場合には段差が大きくなるので、より上層の配線と交差する場所においては、段差を低減する目的で、いずれか一方のみの配線と交差するように設計すると、交差部での断線を防止する上で効果的である。
【０００７】
さらに、第２のゲート電極およびその側面の陽極酸化物をマスクとして自己整合的に形成されたソース／ドレインを有することも特徴とする。ソース／ドレインを形成するにはイオンドーピング等の加速した不純物イオンを照射する方法や熱拡散、レーザー拡散等の方法を用いて、実施される。
加えて、本発明のＴＦＴにおいてはソース／ドレインを覆って、あるいはその一部をシリサイド化することにより、シリサイド領域を設けることも特徴とする。特に、非晶質半導体を用いたＴＦＴにおいては、ソース／ドレインも非晶質もしくはそれと同等な材料によって構成されるため、シート抵抗が１０ｋΩ／□以上と極めて高かった。しかしながら、この領域にシリサイドを設けることによって、実質的なシート抵抗を１０００Ω／□以下、より好ましい条件では、１００Ω／□以下とすることができる。
【０００８】
本発明において、第２のゲート電極が陽極酸化物で被覆されていることは、このシリサイド化の工程において重要である。すなわち、シリサイド化は以下のようにおこなわれる。
まず、陽極酸化物で被覆された第２のゲート電極をマスクとして、第２の絶縁膜をエッチングすることによって、半導体活性層を露出せしめる。
その後、シリサイドを形成するための金属被膜を成膜する。半導体としてシリコンを用いる場合には、シリサイドを形成するための金属材料は、そのシリサイドが、Ｎ型あるいはＰ型のシリコンに対してオーミックもしくはオーミックに近い低抵抗なコンタクトを形成できるような材料であることが望まれる。例えば、モリブテン（Ｍｏ）、タングステン（Ｗ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、チタン（Ｔｉ）、コバルト（Ｃｏ）等が適当である。この段階では、半導体活性層の露出された部分と上記金属被膜は密着した状態にある。
【０００９】
その後、熱アニール、あるいは、レーザーもしくはそれと同等な強光を照射することにより、半導体活性層のうち金属被膜と密着した部分をシリサイド化させる。一方、半導体層以外の陽極酸化物上や絶縁膜上にも金属被膜が形成されているが、このような場所に形成された金属被膜はこれらの材料とは反応しない。
最後に、未反応の金属被膜を除去する。以上の工程において、もし、第２のゲート電極が陽極酸化物によって被覆されていなければ、シリサイド化のために成膜された金属被膜がゲート電極材料と反応してしまい、また、金属被膜を除去する工程でゲート電極をもエッチングしてしまう可能性が高く、好ましくない。このように、陽極酸化物は金属被膜とゲート電極が反応することを防止し、また、エッチングストッパーとして機能する。
【００１０】
また、陽極酸化物は、ソース／ドレイン上のシリサイドとゲート電極が短絡することを防止する役割も果たす。すなわち、シリサイドはソース／ドレインの実質的に全面に設けられるので、結果的にゲート電極に近接することとなる。ソース／ドレインとゲート電極はゲート絶縁膜によって隔てられているが、シリサイドはプロセス上、一度、ソース／ドレイン上のゲート絶縁膜を除去した後に形成されるので、シリサイドがゲート電極と接触する可能性が著しく大きい。しかしながら、ゲート電極の側面に陽極酸化物が存在すれば、シリサイドとゲート電極の接触を防止することが可能であり、しかも、陽極酸化物は非常に緻密で絶縁性の良好なものを得ることができるので、短絡の確率は著しく低減できる。
【００１１】
本発明のＴＦＴあるいは集積回路を得るための典型的な工程は以下のようなものである。
第１に絶縁表面上に第１のゲート配線を形成する。第１のゲート配線の材料としては、シリコンやモリブテン、タングステン等の耐熱性のある材料が望ましいが、その他の材料であってもよい。また、その表面を陽極酸化物によって被覆してもよい。
【００１２】
第２に前記第１のゲート配線を覆って、第１の絶縁膜を形成する。この絶縁膜は第１のゲート電極に対してゲート絶縁膜として機能する。半導体としてシリコンを用いる場合には、例えば、窒化珪素や酸化珪素、酸化窒化珪素（ＳｉＯx Ｎy ）等を用いればよい。また、単層でも多層でもよい。
第３に前記第１の絶縁膜上に島状の半導体層を形成する。半導体層は非晶質でも結晶性でもよい。また、基板上の特定の部分のみを結晶性半導体とし、その他の部分を非晶質半導体とすることも、レーザーアニール等の局所的なアニール手段を用いれば実施できる。
【００１３】
第４に前記半導体層上に第２の絶縁膜を形成する。この絶縁膜は第２のゲート電極に対してゲート絶縁膜として機能する。半導体としてシリコンを用いる場合には、例えば、窒化珪素や酸化珪素、酸化窒化珪素（ＳｉＯx Ｎy ）等を用いればよい。また、単層でも多層でもよい。
第５に第１および第２の絶縁膜をエッチングして第１のゲート配線に対してコンタクトホールを形成する。コンタクトホールの頻度は集積回路の種類によって異なるが、１つのＴＦＴに対して１〜２個の比率で構成することが望ましい。
【００１４】
第６に前記第２の絶縁膜上および前記コンタクトホールを覆って、第２のゲート配線を形成する。第２のゲート配線は第１のゲート配線と実質的に平行であり、また、好ましくは同じ形状を有する。また、後の第３の配線と交差する部分においては段差を緩和するために、第２の配線を設けない場合もある。
第７に前記第２のゲート配線に電解溶液中で電流を印加することによって、該ゲート配線の側面および上面に陽極酸化物層を形成する。この工程で形成される陽極酸化物の少なくとも１種類は、いわゆるバリヤ型の陽極酸化物であることが好ましい。バリヤ型の陽極酸化物とは、実質的に中性の電解溶液中の陽極酸化によって得られるもので、陽極酸化物の成長とともに、印加する電圧が増加することを特徴とする。バリヤ型の陽極酸化物は耐圧が高く、緻密な膜質である。
【００１５】
第８に前記第２のゲート配線およびその側面の陽極酸化物層をマスクとして、前記半導体層に自己整合的にＮ型もしくはＰ型の不純物を導入する。不純物導入に先立って、第２の絶縁膜をエッチングすることによって、半導体層を露出させておいてもよいし、イオンドーピング等の手段であれば、第２の絶縁膜を通して、不純物を注入することも可能である。イオンドーピング等を利用した場合には熱アニールあるいはレーザーアニール等のアニールによって、不純物の活性化をおこなうことが必要である。不純物注入の前あるいは後に上述のシリサイド化をおこなってもよい。
第９に前記半導体層に形成されたソース／ドレインの少なくとも一方、あるいはシリサイドに接続する第３の配線を形成する。
【００１６】
【作用】
本発明においては、ゲート配線を２層とすることができる。このため、ゲート配線が単層である場合に比較して、ゲート配線全体の抵抗を低減せしめることが可能である。すなわち、従来においては、ゲート配線が単層であったがために、ゲート配線の抵抗を低減させるためには、ゲート配線の厚みを増すことが要求された。例えば、従来の通常のゲート配線の厚みは３０００〜５０００Åであったが、大容量のマトリクスでは、ゲート配線の低抵抗化が必要であり、その倍の厚みすることが必要とされた。
【００１７】
しかしながら、単層のゲート配線の厚みを増すと段差が拡大し、その上に形成される絶縁膜がゲート電極・配線を十分に被覆することに困難があった。特に、絶縁膜が基板温度４２０℃未満のＣＶＤ法、例えば、プラズマＣＶＤ法によって形成される場合には、段差が５０００Åを境に急速に被覆性が悪化し、層間のショート等の原因となった。
本発明においては、ゲート配線は上下合わせた厚さは十分に厚くなるが、それぞれのゲート配線に対する絶縁膜の被覆性が十分良好な状態であるので、上記のような問題は生じない。
【００１８】
さらに、従来においては、ゲート配線に１か所にでも断線があると、その行は線欠陥となり、その行の全ての素子が無駄になってしまったが、本発明においては上下２層のゲート配線が適当な間隔でコンタクトを形成して、延びているので、ゲート配線の断線による歩留りの低下は全くなかった。
また、本発明では活性層の上下にゲート電極が存在するため、ゲート電極の反対側の活性層における非意図的なチャネルが形成されることがなく、リーク電流の低減が達成される。
この点に関して、特に本発明は半導体活性層の結晶性が上側と下側で異なる場合には好ましいものであった。結晶性シリコン半導体の場合には、一般に、結晶は下方から成長することが知られており、下側の結晶シリコンと絶縁膜の界面特性の方が上側の結晶シリコンと絶縁膜のものに比較して優れている。したがって、このような場合に下方にゲート電極が存在することは好ましいことである。
【００１９】
さらに、本発明において、ソース／ドレインに隣接してシリサイド領域を設けた場合にはシート抵抗を低減せしめる上で効果があった。
本発明は特に外部から光の照射されるデバイス、例えば、液晶ディスプレーやイメージセンサー等の装置においてはＴＦＴに光が照射されることがある。その場合、ゲート電極の方向から活性層の方向に向けて照射された光に関しては、ゲート電極が影となって特性に影響を及ぼすことは少ないが、ゲート電極の存在しない方から照射された光に対してはフォト電流が発生し、ＴＦＴの特性が著しく低下するという問題があった。しかも、一般に光は一方向からのみ侵入するわけではなく、散乱等による微量な光までも制御することは不可能であった。この問題に対しては、ゲート電極の反対側に遮光膜を形成するという方法が一般的であるが、本発明では活性層の上下にゲート電極が存在し、これが遮光膜となって活性層に侵入する光を抑制することができるという効果を有する。
【００２０】
本発明においては、第１のゲート絶縁膜の膜厚と誘電率、第２のゲート絶縁膜の膜厚と誘電率を加減することにより、そのＴＦＴの支配的なゲート電極が第１のゲート電極と第２のゲート電極のいずれかとすることも可能である。すなわち、第１のゲート絶縁膜と第２のゲート絶縁膜を同じ材質の絶縁体で形成し、かつ、第１の絶縁膜を第２のゲート絶縁膜よりも薄くすると、第１のゲート電極が中心となってＴＦＴが動作する。逆の場合には第２のゲート電極が支配的となる。第１のゲート電極と第２のゲート電極のいずれを支配的とするかは、活性層と第１の絶縁膜の界面と活性層と第２の絶縁膜の界面のいずれがより好ましいものであるかを考慮して選択すればよい。
【００２１】
本発明を利用した集積回路にはいくつかのバリエーションが考えられる。集積回路として、アクティブマトリクス回路とその駆動をおこなうための周辺論理回路という大きく分けて１種類の回路を有するモノリシック型アクティブマトリクス回路（周辺回路一体型アクティブマトリクス回路）を考えると、第１に、周辺回路にはトップゲート型ＴＦＴを、アクティブマトリクス回路には本発明のＴＦＴを用いた構造がある。この場合では、マトリクス回路のＴＦＴのリーク電流が低減でき、また、周辺回路ではソース／ドレインを自己整合的に形成できるので、寄生容量が低減されるという特色を有する。
第２は、周辺回路は結晶性半導体によって、また、アクティブマトリクス回路は非晶質半導体によって構成する場合である。一般に、結晶性半導体を用いたＴＦＴは動作速度が早く、非晶質半導体を用いたＴＦＴではリーク電流が少ないという特色を有し、それぞれ、周辺回路、アクティブマトリクス回路に適している。
【００２２】
【発明の実施の形態】
【実施例】
〔実施例１〕 図１、図２および図４に本実施例を示す。本実施例は、モノリシック型アクティブマトリクス回路の作製工程および構造について説明したものである。モノリシック型アクティブマトリクス回路とは、図６に示すようなブロック構成を有するもので１枚の基板６０１上にアクティブマトリクス回路領域６０４と、それを取り囲むようにデータドライバー回路６０２、６０４、スキャンドライバー回路６０３が設けられているものである。データドライバー回路およびスキャンドライバー回路の数については、図６に示したもの以外にさまざまなバリエーションが可能である。データドライバー回路、スキャンドライバー回路その他の補助的な駆動回路を総称して、周辺回路という。周辺回路ではＰチャネル型ＴＦＴとＮチャネル型ＴＦＴを用いて相補ＭＯＳ回路が構成されるため、図２では相補ＭＯＳ回路によるインバータ回路の作製工程を示した。
【００２３】
図１はアクティブマトリクス回路部分の、また、図２は周辺回路部分の典型的な部分の断面図であり、図１と図２における工程順を示す（Ａ）、（Ｂ）、（Ｃ）、．．．はそれぞれ対応し、また、図１、図２および図４における符号番号が同じ場合は同じものを指し示す。図４（Ａ）は完成したマトリクス回路を上方より見た様子を示し、図１は図４（Ａ）のＡ−Ｂ−Ｃの断面を示したものである。また、図４（Ｂ）は、図４（Ａ）のａ−ｂの断面を示す。図４（Ｃ）は本実施例で作製するアクティブマトリクス回路の回路図を示す。以下に図１および図２を用いて、本実施例の作製工程を説明する。
【００２４】
まず、厚さ１０００Åの窒化珪素膜（図示せず）を形成した基板（コーニング７０５９、１００ｍｍ×１００ｍｍ）の絶縁表面１０１上に第１のゲート配線・電極１０２、１０３、１０４、１０５を形成した。ゲート配線・電極は、厚さ３０００Åの燐をドーピングして抵抗を低減せしめた多結晶シリコン膜をエッチングすることによって形成した。多結晶シリコン膜は減圧ＣＶＤ法によって形成した。この場合には成膜した状態で多結晶状態であった。
多結晶シリコン膜を得るには、上記の方法以外に、プラズマＣＶＤ法、減圧ＣＶＤ法によって真性の非晶質シリコン膜を形成し、これにイオンドーピング法等の手段によって燐等の不純物を導入せしめ、さらに、これを５００〜６００℃で熱アニールしてもよい。また、熱アニールの際にはニッケル等の結晶化を促進せしめる元素を微量添加してもよい。
【００２５】
本実施例ではシリコンを用いたが、他に珪化金属を用いてもよかった。
その後、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、４０００Åの窒化珪素膜１０６を堆積した。これはゲート絶縁膜としても機能する。そして、厚さ３００〜１０００Å、例えば、５００Åの非晶質シリコン膜をプラズマＣＶＤ法によって形成した。そして、これをエッチングして、島状の領域１０７、１０８、１０９を形成した。（図１（Ａ）、図２（Ａ））
さらに、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、２０００Åの窒化珪素膜１１０を堆積した。これはゲート絶縁膜としても機能する。この状態で、周辺回路の部分のみにレーザー光を照射して、島状のシリコン膜を結晶化させた。レーザーはＸｅＣｌエキシマーレーザー（波長３０８ｎｍ）を用いた。レーザーの照射エネルギー密度、パルス数はシリコン膜の膜質、窒化珪素膜１１０の膜質によって加減した。
【００２６】
その後、図には示していないが、窒化珪素膜１１０と１０６をエッチングして第１のゲート配線に到達するコンタクトホールを形成した。このコンタクトホールは、第１のゲート配線とその上に形成される第２のゲート配線の間のコンタクトを形成するためのもので、図４（Ａ）および同図（Ｂ）のコンタクト１４５に相当するものである。
コンタクトホールを形成した後、スパッタ法によって、厚さ３０００〜８０００Å、例えば、５０００Åのアルミニウム膜１１１を形成した。アルミニウム膜には０．１〜０．５重量％のスカンジウム（Ｓｃ）を含有せしめておくと、ヒロックの発生を抑止する上で効果があった。（図１（Ｂ）、図２（Ｂ））
【００２７】
次いで、アルミニウム膜をエッチングし、第２のゲート配線・電極１１２、１１３、１１４、１１５を形成した。この結果、先に形成されたコンタクトホールを介して、第１のゲート配線と第２のゲート配線のコンタクトが形成された。この際には、第２のゲート配線でコンタクトホールが完全に覆われるように設計することが必要であった。これは、コンタクトホールにおいてシリコンで構成された第１のゲート配線が露出されていると、後の陽極酸化の工程において、この露出された部分を通して電流が漏れてしまい、陽極酸化反応が進まないためである。（図１（Ｃ）、図２（Ｃ））
【００２８】
次に、電解溶液中において、ゲート電極に電流を印加した。その際、３〜１０％の酒石酸にアンモニアを添加して、ｐＨ＝６．８〜７．２に調整したエチレングルコール溶液を用いた。溶液の温度は１０℃前後の室温より低い方が良好な酸化膜が得られた。このため、第２のゲート配線・電極の上面および側面にバリヤ型の陽極酸化物１１６、１１７、１１８、１１９が形成された。陽極酸化物の厚さは印加電圧に比例し、印加電圧が１５０Ｖで２０００Åの陽極酸化物が形成された。陽極酸化物の厚さは１０００〜３０００Åが好ましかった。３０００Å以上の厚さの陽極酸化物を得るには２５０Ｖ以上の高電圧が必要であり、ＴＦＴの特性に悪影響を及ぼすので好ましくなかった。（図１（Ｄ）、図２（Ｄ））
【００２９】
その後、ドライエッチング法によって窒化珪素膜１１０をエッチングした。この際には、陽極酸化物はエッチングされないので、自己整合的に窒化珪素膜１１０がエッチングされ、ゲート配線・電極と島状シリコン層の間にはゲート絶縁膜１２０、１２１、１２２、１２３が残された。（図１（Ｅ）、図２（Ｅ））
【００３０】
次に、イオンドーピング法によって、島状シリコン層１０７、１０８、１０９に、ゲート電極部（すなわちゲート電極とその周囲の陽極酸化膜）をマスクとして自己整合的にＮ型およびＰ型の不純物を注入し、Ｎ型不純物領域（ソース／ドレイン領域）１２４、１２５、１２６、１２７、Ｐ型不純物領域１２８、１２９を形成した。ドーピングガスとしては、Ｎ型不純物のドーピングにはフォスフィン（ＰＨ3 ）を、Ｐ型不純物のドーピングにはジボラン（Ｂ2 Ｈ6 ）を、それぞれドーピングガスとして用いた。ドーズ量は５×１０14〜５×１０15原子／ｃｍ2 、加速エネルギーは１０〜３０ｋｅＶとした。その後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。（図１（Ｆ）、図２（Ｆ））
【００３１】
その後、全面に適当な金属、例えば、厚さ５０〜５００Åのチタン膜１３０をスパッタ法によって形成した。（図１（Ｇ）、図２（Ｇ））
そして、４５０〜５５０℃、例えば、５００℃で１０〜６０分、熱アニールすることによって、チタンとシリコンを反応させ、シリサイド（珪化チタン）領域１３１、１３２、１３３、１３４、１３５、１３６を形成した。この熱アニールの間にドーピングされた不純物のさらなる活性化もおこなわれた。
熱アニールによるシリサイド化の代わりに、レーザー光の照射や、可視光線もしくは近赤外光の照射によるランプアニールによるものでもよい。
【００３２】
この後、過酸化水素とアンモニアと水とを５：２：２で混合したエッチング液でＴｉ膜をエッチングした。露出した活性層と接触した部分以外のチタン膜（例えば、窒化珪素膜１０６や陽極酸化膜上に存在したチタン膜）はそのまま金属状態で残っているので、このエッチングで除去できる。一方、珪化チタンはエッチングされないので、残存させることができる。（図１（Ｈ）、図２（Ｈ））
【００３３】
さらに、全面に第１の層間絶縁物１３７として、ＣＶＤ法によって酸化珪素膜を厚さ５０００Å形成した。そして、ＴＦＴのソース／ドレインにコンタクトホールを形成した。第１の層間絶縁物形成後、４００℃で１０〜３０分アニールした。その後、アルミニウム配線・電極１３８、１３９、１４０、１４１を形成した。さらに、ＩＴＯ膜によって、画素電極１４２も形成した。最後に外部からの水分、可動イオン等がＴＦＴに侵入しないように厚さ２０００〜５０００Å、例えば、３０００Åの窒化珪素膜１４３をプラズマＣＶＤ法によって形成し、画素部分１４４を開孔し、ＩＴＯ膜を露出させた。（図１（Ｉ）、図２（Ｉ））
【００３４】
以上によって、アクティブマトリクス回路における配線交差部１４７、画素に接続するＴＦＴ１４８、周辺回路のＮチャネル型ＴＦＴ１４９、Ｐチャネル型ＴＦＴ１５０が完成し、モノリシック型アクティブマトリクス回路が完成された。本実施例による画素の部分に設けられたＴＦＴを上方から見た図を図４（Ａ）に示す。スキャンドライバーから延びてきたゲート線は図では１本の線のように見えるが、実際には、第２のゲート線１１２の下には、これと並行に第１のゲート線１０２が設けられている。そして、第１のゲート線と第２のゲート線は、コンタクト１４５において、接続されている。本実施例のアクティブマトリクス回路においては、ＴＦＴ１個に付き１か所のコンタクトを設けた。
【００３５】
このため、上下いずれかのゲート配線に断線があったとしても、その行全体が不良となることはなかった。特に、本実施例では図４（Ａ）に示すように、ゲート線の分岐する部分にコンタクトを設けたが、それは、コンタクトを形成するためのパッド領域（配線の幅の太い領域）を設けるに際して、当該部分では、特別なスペースを必要とせず、レイアウト上、有利であるためである。
図４（Ａ）におけるゲート線にそったａ−ｂの断面構造を図４（Ｂ）に示す。また、図４（Ａ）の回路を複数並べたマトリクスの回路図を図４（Ｃ）に示す。
図４（Ａ）において、ゲート線１１２（および１０２）は上の行の画素電極の下に延びる配線１４６にも別れているが、この配線１４６は画素電極との間に容量を形成し、回路上は画素電極によって形成される液晶の容量と並列に存在する。
【００３６】
〔実施例２〕 図３および図５に本実施例を示す。本実施例はアクティブマトリクス回路の作製工程および構造について説明したものである。本実施例においてはアクティブマトリクス回路の作製方法に関するものであるが、モノリシック型アクティブマトリクス回路を作製せんとする場合の周辺回路についても同様なプロセスである。
図３はアクティブマトリクス回路の断面図である。図３および図５における符号番号は同じものを指し示す。図５（Ａ）は完成したマトリクス回路を上方より見た様子を示し、図２は図５（Ａ）のＡ−Ｂ−Ｃの断面を示したものである。また、図５（Ｂ）は、図５（Ａ）のａ−ｂの断面を示す。図５（Ｃ）は本実施例で作製するアクティブマトリクス回路の回路図を示す。以下に図３を用いて、本実施例の作製工程を説明する。
【００３７】
まず、厚さ１０００Åの窒化珪素膜（図示せず）を形成した基板（コーニング７０５９、１００ｍｍ×１００ｍｍ）の絶縁表面２０１上に第１のゲート配線・電極２０２、２０３を形成した。ゲート配線・電極は、厚さ３０００Åのタングステン膜をスパッタ法によって成膜し、これをエッチングすることによって形成した。タングステン以外にモリブテン、チタン等の耐熱性金属であってもよい。
【００３８】
その後、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、４０００Åの窒化珪素膜２０４を堆積した。これはゲート絶縁膜としても機能する。そして、厚さ３００〜１０００Å、例えば、８００Åの非晶質シリコン膜をプラズマＣＶＤ法によって形成した。そして、これにニッケルを微量添加し、５００〜５８０℃、例えば、５５０℃でアニールすることによって結晶化せしめた。さらに、レーザー光を照射して、シリコン膜の結晶性を改善せしめた。レーザーはＸｅＣｌエキシマーレーザー（波長３０８ｎｍ）を用いた。レーザーの照射エネルギー密度、パルス数はシリコン膜の膜質によって加減した。そして、これをエッチングして、島状の領域２０５を形成した。（図３（Ａ））
【００３９】
さらに、プラズマＣＶＤ法によって厚さ３０００〜６０００Å、例えば、１０００Åの酸化珪素膜２０６を堆積した。これはゲート絶縁膜としても機能する。その後、図には示していないが、窒化珪素膜２０４と酸化珪素膜２０６をエッチングして第１のゲート配線に到達するコンタクトホールを形成した。このコンタクトホールは、図５（Ａ）および同図（Ｂ）のコンタクト２２３、２２４に相当するものである。コンタクトホールを形成した後、スパッタ法によって、厚さ３０００〜８０００Å、例えば、５０００Åのアルミニウム膜２０７を形成した。（図３（Ｂ））
次いで、アルミニウム膜をエッチングし、第２のゲート配線・電極２０８、２２１、２２２を形成した。本実施例ではその上にドライバーから延びるソース線２１６が形成される部分（図３（Ｃ）の第１のゲート配線２０２の部分）には第２のゲート配線は形成しなかった。（図３（Ｃ）、ゲート配線２２１、２２２に関しては図５（Ａ）参照）
【００４０】
この結果、先に形成されたコンタクトホール２２３、２２４を介して、第１のゲート配線と第２のゲート配線のコンタクトが形成された。本実施例では、上述の通り、ソース線２１６が存在する部分においては第２のゲート配線を設けないので、コンタクトホールはソース線をはさんで、２か所設けてあり、すなわち、ＴＦＴ１個に付き、２か所のコンタクトを形成した。（図３（Ｃ））
次に、電解溶液中において、ゲート電極に電流を印加し、実施例１と同様に陽極酸化をおこない、第２のゲート配線・電極２０８の上面および側面にバリヤ型の陽極酸化物２０９が形成された。陽極酸化物の厚さは１５００Åとした。（図３（Ｄ））
【００４１】
その後、ウェットエッチング法によって酸化珪素膜２０６をエッチングした。エッチャントとしては、フッ酸、フッ化アンモニウム、酢酸の混合溶液を用いた。このエッチャントは酸化珪素膜、特にプラズマＣＶＤ法によって形成された酸化珪素膜に対してはエッチングレートが大きく、酸化アルミニウム、シリコン、窒化珪素に対しては十分に小さいという特徴を有している。そのため、ほぼ酸化珪素膜２０６のみをゲート電極部（すなわちゲート電極とその周囲の陽極酸化膜）をマスクとして自己整合的に選択的にエッングすることができた。ゲート配線・電極と島状シリコン層の間にはゲート絶縁膜２１０が残された。（図３（Ｅ））
【００４２】
次に、イオンドーピング法によって、島状シリコン層２０５に、ゲート電極部をマスクとして自己整合的にＰ型の不純物を注入し、ソース／ドレイン２１１、２１２を形成した。ドーズ量は１×１０14〜５×１０15原子／ｃｍ2 、加速エネルギーは１０〜３０ｋｅＶとした。例えば、ドーズ量を２×１０14原子／ｃｍ2 、加速電圧を２０ｋＶとした。その後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。（図３（Ｆ））
【００４３】
その後、全面に厚さ５０〜５００Åのチタン膜２１３をスパッタ法によって形成した。（図３（Ｇ））
そして、４５０〜５５０℃、例えば、５００℃で１０〜６０分、熱アニールすることによって、チタンとシリコンを反応させ、シリサイド（珪化チタン）領域２１４、２１５を形成した。その後、過酸化水素とアンモニアと水とを５：２：２で混合したエッチング液で未反応のＴｉ膜をエッチングした。（図３（Ｈ）、）
【００４４】
その後、ソース線となるアルミニウム配線・電極２１６を形成した。すなわち、本実施例ではソース線とゲート線の交差する部分においては、第２のゲート配線が存在しないので、第１の絶縁膜（厚さ４０００Åの窒化珪素）２０４を層間絶縁物として利用することができ、実施例１の場合に比較して、成膜工程を減らすことができた。さらに、外部からの水分、可動イオン等がＴＦＴに侵入しないように厚さ２０００〜５０００Å、例えば、３０００Åの窒化珪素膜２１７をプラズマＣＶＤ法によって形成した。最後に、ＩＴＯ膜によって、画素電極２１８を形成した。（図３（Ｉ））
【００４５】
以上によって、アクティブマトリクス回路における配線交差部２２６、画素に接続するＴＦＴ２２７が完成した。
本実施例による画素の部分に設けられたＴＦＴを上方から見た図を図５（Ａ）に示す。スキャンドライバーから延びてきたゲート線は第１のゲート線２０２と第２のゲート線２２１、２２２の２層構造となっている。ただし、ソース線とゲート線が交差する部分２２６においては第２のゲート線は設けられていない。第１のゲート線と第２のゲート線は、コンタクト２２３、２２４において、接続されている。本実施例のアクティブマトリクス回路においては、ＴＦＴ１個に付き２か所のコンタクトを設けた。
【００４６】
本実施例のようにソース線とゲート線が交差する部分においては第２のゲート配線を設けないという構成とすると、図３（Ｉ）から一目瞭然であるが、光サブでの段差を小さくすることができる。そのため、ソース線の断線の確率が低下し、歩留りの向上に寄与する。
図５（Ａ）におけるゲート線にそったａ−ｂの断面構造を図５（Ｂ）に示す。また、図５（Ａ）の回路を複数並べたマトリクスの回路図を図５（Ｃ）に示す。
図５（Ａ）において、ゲート線２２２（および２０２）は上の行の画素電極の下に延びる配線２２５に別れ、画素電極との間に容量を形成する。
【００４７】
〔実施例３〕 本実施例を図７に示す。図７（Ａ）はアクティブマトリクス回路のトランジスタを中心とした部分を、図７（Ｂ）は周辺回路の部分を示す。本実施例ではアクティブマトリクス回路においては、ＴＦＴを本発明の上下のゲート電極を有する構造としたのに対し、周辺回路においてはトップゲート型のＴＦＴとしたことを特徴とする。このような構造を得るために、本実施例では、アクティブマトリクス領域にのみ第１のゲート配線を設けた。以下、図面の説明をする。
【００４８】
アクティブマトリクス回路領域においては、第１のゲート電極・配線３０１、３０２が形成され、実施例２と同様に第１のゲート配線３０１が第３の配線３０７と交差する部分を除いて、陽極酸化物で被覆された第２のゲート配線・電極３０３が設けられた。本実施例では、第１のゲート絶縁膜（第１のゲート電極３０２と活性層の間の絶縁膜）および第２のゲート絶縁膜（第２のゲート電極３０３と活性層の間の絶縁膜）は共に酸化珪素で構成し、前者の厚さを１２００Å、後者の厚さを１８００Åとした。そのため、アクティブマトリクス回路においては、第１のゲート電極３０２の影響が大きかった。ＴＦＴのソース／ドレインやシリサイドの構造は他の実施例と同様であった。（図７（Ａ））
一方、周辺回路領域においては第１のゲート電極・配線は設けられず、陽極酸化物で被覆された第２のゲート配線・電極３０４、３０５のみが設けられた。上述のように、第１および第２のゲート絶縁膜の厚さはそれぞれ異なっていたが、周辺回路においては第１のゲート電極は存在しないのでその効果は観測できなかった。（図７（Ｂ））
【００４９】
第２のゲート配線・電極３０３〜３０５を覆って、第１の層間絶縁物３０６が厚さ２０００Åの窒化珪素膜によって形成された。そして、第１の層間絶縁物３０６にコンタクトホールが形成された。この際、アクティブマトリクス回路のＴＦＴにおいては、ソース線（第３の配線）３０７と接続する方のみならず、画素電極３１２と接続する方にもコンタクトホールが形成された。
その後、第３の配線３０７〜３１０が形成された。この配線材料としてはチタン（厚さ５００Å）とアルミニウム（厚さ４０００Å）の多層膜を用いた。アルミニウムには１％のシリコンを含有せしめた。（図７（Ａ）、図７（Ｂ））
【００５０】
さらに、第２の層間絶縁物３１１が厚さ３０００Åの酸化珪素によって形成された。そして、アクティブマトリクス回路において、画素電極とＴＦＴとのコンタクトを形成する部分にコンタクトホールが形成された。今回のコンタクトホールは、先に設けられたコンタクトホールの内側に形成された。最後に、画素電極３１２が設けられた。（図７（Ｂ））
以上のようにして、アクティブマトリクス回路のＴＦＴ３１６、配線交差部３１５、周辺回路のＮチャネル型ＴＦＴ３１３、Ｐチャネル型ＴＦＴ３１４が完成した。
【００５１】
〔実施例４〕 本実施例を図８に示す。図８（Ａ）はアクティブマトリクス回路のトランジスタを中心とした部分を、図８（Ｂ）は周辺回路の部分を示す。本実施例でも実施例３と同様に、周辺回路においてはトップゲート型のＴＦＴとしたが、周辺回路領域にも第１のゲート配線を残し、配線交差部は第１の配線と第３の配線を交差させる構造とした。以下、図面の説明をする。
アクティブマトリクス回路領域においては、第１のゲート電極・配線４０１、４０２が形成され、実施例２と同様に第１のゲート配線４０１が第３の配線４０７と交差する部分を除いて、陽極酸化物で被覆された第２のゲート配線・電極４０４が設けられた。本実施例では、第１のゲート絶縁膜（第１のゲート電極４０２と活性層の間の絶縁膜）を窒化珪素膜で、第２のゲート絶縁膜（第２のゲート電極４０４と活性層の間の絶縁膜）を酸化珪素膜で、それぞれ構成し、前者の厚さを４０００Å、後者の厚さを１２００Åとした。誘電率を考慮すると、第１のゲート電極と第２のゲート電極の寄与はほぼ同じであった。ＴＦＴのソース／ドレインやシリサイドの構造は他の実施例と同様であった。（図８（Ａ））
【００５２】
一方、周辺回路領域においてはＴＦＴの部分においては第１のゲート電極は設けられなかったが、その他の部分には第１のゲート配線４０３を設けた。そして、ＴＦＴの部分には陽極酸化物で被覆された第２のゲート配線・電極４０５，４０６が設けられたが、第１の配線と第３の配線４０９と交差する部分においては第２のゲート配線は設けられなかった。これは、実施例２と同様に配線の段差を減らすためである。（図８（Ｂ））
そして、その上に第３の配線４０７〜４１０が形成された。このとき、アクティブマトリクス回路および周辺回路において第１のゲート配線４０１、４０３と第３の配線４０８、４０９は第１のゲート配線上に形成された第１のゲート絶縁膜によって層間分離される。（図８（Ａ）、図８（Ｂ））
【００５３】
その後、層間絶縁物４１１が厚さ３０００Åの窒化珪素によって形成された。そして、アクティブマトリクス回路において、画素電極とＴＦＴとのコンタクトを形成する部分にコンタクトホールが形成され、画素電極４１２が設けられた。（図８（Ｂ））
以上のようにして、アクティブマトリクス回路のＴＦＴ４１４、配線交差部４１３、周辺回路のＮチャネル型ＴＦＴ４１５、Ｐチャネル型ＴＦＴ４１６が完成した。
【００５４】
【発明の効果】
本発明によって得られる効果をまとめると以下のようになる。
第１にゲート配線を２層構造とすることによるゲート配線の抵抗を低減させることができた。第２にゲート配線を２層構造とすることによって、ゲート配線の断線による不良を減らすことができた。第３にソース／ドレインに隣接してシリサイド領域を設けることにより、ＴＦＴのシート抵抗を１ｋΩ／□以下または０．１ｋΩ／□以下に低減せしめることができた。
【００５５】
さらに加えて、上記実施例３において図７（Ａ）に示したように、アクティブマトリクス回路に設けられた複数のソース配線と複数の第１のゲート配線が第１のゲート絶縁膜及び層間絶縁物を間に挟んで交差する構成とした。交差した部分に形成される容量は誘電体の膜厚が厚いほど容量値が小さくなるから、図７（Ａ）のような構造としたときに、交差した部分の寄生容量を低減できることは一般的に良く知られた効果である。
【００５６】
本発明のＴＦＴは、半導体集積回路が形成された基板上に３次元集積回路を形成する場合でも、ガラスまたは有機樹脂等の上に形成される場合でも同様に形成されることはいうまでもないが、いずれの場合にも絶縁表面上に形成されることを特徴とする。特に周辺回路を同一基板上に有するモノリシック型アクティブマトリクス回路等の電気光学装置に対する本発明の効果は著しい。
以上のように本発明は工業上、有益である。
【図面の簡単な説明】
【図１】 実施例１によるＴＦＴの作製方法を示す。
【図２】 実施例１によるＴＦＴの作製方法を示す。
【図３】 実施例２によるＴＦＴの作製方法を示す。
【図４】 実施例１によって作製したＴＦＴ回路の構造を示す。
【図５】 実施例１によって作製したＴＦＴ回路の構造を示す。
【図６】 モノリシック型アクティブマトリクス回路のブロック図を示す。
【図７】 実施例３によって作製したＴＦＴ回路の構造を示す。
【図８】 実施例４によって作製したＴＦＴ回路の構造を示す。
【符号の説明】
１０１ 絶縁表面
１０２〜１０５ 第１のゲート配線・電極（多結晶シリコン）
１０６ 第１の絶縁膜（窒化珪素）
１０７〜１０９ 活性層（シリコン）
１１０ 第２の絶縁膜（窒化珪素）
１１１ 金属膜（アルミニウム）
１１２〜１１５ 第２のゲート配線・電極（アルミニウム）
１１６〜１１９ 陽極酸化物（酸化アルミニウム）
１２０〜１２３ ゲート絶縁膜
１２４〜１２９ Ｎ型もしくはＰ型不純物領域
１３０ 金属膜（チタン）
１３１〜１３６ シリサイド領域（珪化チタン）
１３７ 第１の層間絶縁物（酸化珪素）
１３８〜１４１ 金属配線（アルミニウム）
１４２ 画素電極（ＩＴＯ）
１４３ 第２の層間絶縁物（窒化珪素）
１４４ 画素開孔部
１４５ 第１および第２のゲート配線のコンタクト部
１４６ 補助容量様配線
１４７ ソース線とゲート線の交差部
１４８ 画素電極に設けられたＴＦＴ
１４９ 周辺回路のＮチャネル型ＴＦＴ
１５０ 周辺回路のＰチャネル型ＴＦＴ
Claims (14)
- 同一絶縁表面上のデータドライバー回路、スキャンドライバー回路及びアクティブマトリクス回路を有した半導体装置であって、
前記データドライバー回路及び前記スキャンドライバー回路は、結晶性半導体層を含む複数の薄膜トランジスタを含み、
前記アクティブマトリクス回路は、複数の第１のゲート配線、該複数の第１のゲート配線と交差する複数のソース配線並びに該複数のソース配線及び前記第１のゲート配線に囲まれた複数の画素を有し、且つ、該複数の画素のそれぞれに薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極を含み、
前記薄膜トランジスタは、第１のゲート電極、該第１のゲート電極上の第１の絶縁膜、該第１の絶縁膜上の結晶性半導体層、該結晶性半導体層上の第２の絶縁膜及び該第２の絶縁膜上の第２のゲート電極を含み、
前記第１のゲート電極は、前記第１のゲート配線から延長された電極であり、
前記第２のゲート電極は、前記複数の画素ごとに前記第１のゲート配線に電気的に接続され、
前記複数のソース配線は、前記第２のゲート電極上の層間絶縁物の上に設けられ、且つ、前記第１の絶縁膜及び前記層間絶縁物のみを介して前記複数の第１のゲート配線と交差することを特徴とする半導体装置。 - 同一絶縁表面上のデータドライバー回路、スキャンドライバー回路及びアクティブマトリクス回路を有した半導体装置であって、
前記データドライバー回路及び前記スキャンドライバー回路は、結晶性半導体層を含む複数の薄膜トランジスタを含み、
前記アクティブマトリクス回路は、複数の第１のゲート配線、該複数の第１のゲート配線と交差する複数のソース配線並びに該複数のソース配線及び前記第１のゲート配線に囲まれた複数の画素を有し、且つ、該複数の画素のそれぞれに薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極を含み、
前記薄膜トランジスタは、第１のゲート電極、該第１のゲート電極上の第１の絶縁膜、該第１の絶縁膜上の結晶性半導体層、該結晶性半導体層上の第２の絶縁膜及び該第２の絶縁膜上の第２のゲート電極を含み、
前記第１のゲート電極は、前記第１のゲート配線から延長された電極であり、
前記第２のゲート電極は、前記複数の画素ごとに前記第１のゲート配線に電気的に接続され、
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚より薄く、
前記複数のソース配線は、前記第２のゲート電極上の層間絶縁物の上に設けられ、且つ、前記第１の絶縁膜及び前記層間絶縁物のみを介して前記複数の第１のゲート配線と交差することを特徴とする半導体装置。 - 同一絶縁表面上のデータドライバー回路、スキャンドライバー回路及びアクティブマトリクス回路を有した半導体装置であって、
前記データドライバー回路及び前記スキャンドライバー回路は、結晶性半導体層を含む複数の薄膜トランジスタを含み、
前記アクティブマトリクス回路は、複数の第１のゲート配線、該複数の第１のゲート配線と交差する複数のソース配線並びに該複数のソース配線及び前記第１のゲート配線に囲まれた複数の画素を有し、且つ、該複数の画素のそれぞれに薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極を含み、
前記薄膜トランジスタは、第１のゲート電極、該第１のゲート電極上の第１の絶縁膜、該第１の絶縁膜上の結晶性半導体層、該結晶性半導体層上の第２の絶縁膜及び該第２の絶縁膜上の第２のゲート電極を含み、
前記第１のゲート電極は、前記第１のゲート配線から延長された電極であり、
前記第２のゲート電極は、前記複数の画素ごとに前記第１のゲート配線に電気的に接続され、
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚より薄く、且つ、前記第１の絶縁膜と前記第２の絶縁膜の誘電率は異なり、
前記複数のソース配線は、前記第２のゲート電極上の層間絶縁物の上に設けられ、且つ、前記第１の絶縁膜及び前記層間絶縁物のみを介して前記複数の第１のゲート配線と交差することを特徴とする半導体装置。 - 同一絶縁表面上のデータドライバー回路、スキャンドライバー回路及びアクティブマトリクス回路を有した半導体装置であって、
前記データドライバー回路及び前記スキャンドライバー回路は、結晶性半導体層を含む複数の薄膜トランジスタを含み、
前記アクティブマトリクス回路は、複数の第１のゲート配線、該複数の第１のゲート配線と交差する複数のソース配線並びに該複数のソース配線及び前記第１のゲート配線に囲まれた複数の画素を有し、且つ、該複数の画素のそれぞれに薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極を含み、
前記薄膜トランジスタは、第１のゲート電極、該第１のゲート電極上の第１の絶縁膜、該第１の絶縁膜上の結晶性半導体層、該結晶性半導体層上の第２の絶縁膜及び該第２の絶縁膜上の第２のゲート電極を含み、
前記結晶性半導体層は、チャネル形成領域、該チャネル形成領域に接した第１の不純物領域及び該第１の不純物領域に接した第２の不純物領域を含み、
前記第２の不純物領域は、前記第１の不純物領域より抵抗値が低く、
前記第１のゲート電極は、前記第１のゲート配線から延長された電極であり、且つ前記第１の絶縁膜を介して前記第１の不純物領域に重なっており、
前記第２のゲート電極は、前記複数の画素ごとに前記第１のゲート配線に電気的に接続され、
前記複数のソース配線は、前記第２のゲート電極上の層間絶縁物の上に設けられ、且つ、前記第１の絶縁膜及び前記層間絶縁物のみを介して前記複数の第１のゲート配線と交差することを特徴とする半導体装置。 - 同一絶縁表面上のデータドライバー回路、スキャンドライバー回路及びアクティブマトリクス回路を有した半導体装置であって、
前記データドライバー回路及び前記スキャンドライバー回路は、結晶性半導体層を含む複数の薄膜トランジスタを含み、
前記アクティブマトリクス回路は、複数の第１のゲート配線、該複数の第１のゲート配線と交差する複数のソース配線並びに該複数のソース配線及び前記第１のゲート配線に囲まれた複数の画素を有し、且つ、該複数の画素のそれぞれに薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極を含み、
前記薄膜トランジスタは、第１のゲート電極、該第１のゲート電極上の第１の絶縁膜、該第１の絶縁膜上の結晶性半導体層、該結晶性半導体層上の第２の絶縁膜及び該第２の絶縁膜上の第２のゲート電極を含み、
前記結晶性半導体層は、チャネル形成領域、該チャネル形成領域に接した第１の不純物領域及び該第１の不純物領域に接した第２の不純物領域を含み、
前記第２の不純物領域は、前記第１の不純物領域より抵抗値が低く、
前記第１のゲート電極は、前記第１のゲート配線から延長された電極であり、且つ前記第１の絶縁膜を介して前記第１の不純物領域に重なっており、
前記第２のゲート電極は、前記複数の画素ごとに前記第１のゲート配線に電気的に接続され、
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚より薄く、
前記複数のソース配線は、前記第２のゲート電極上の層間絶縁物の上に設けられ、且つ、前記第１の絶縁膜及び前記層間絶縁物のみを介して前記複数の第１のゲート配線と交差することを特徴とする半導体装置。 - 同一絶縁表面上のデータドライバー回路、スキャンドライバー回路及びアクティブマトリクス回路を有した半導体装置であって、
前記データドライバー回路及び前記スキャンドライバー回路は、結晶性半導体層を含む複数の薄膜トランジスタを含み、
前記アクティブマトリクス回路は、複数の第１のゲート配線、該複数の第１のゲート配線と交差する複数のソース配線並びに該複数のソース配線及び前記第１のゲート配線に囲まれた複数の画素を有し、且つ、該複数の画素のそれぞれに薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極を含み、
前記薄膜トランジスタは、第１のゲート電極、該第１のゲート電極上の第１の絶縁膜、該第１の絶縁膜上の結晶性半導体層、該結晶性半導体層上の第２の絶縁膜及び該第２の絶縁膜上の第２のゲート電極を含み、
前記結晶性半導体層は、チャネル形成領域、該チャネル形成領域に接した第１の不純物領域及び該第１の不純物領域に接した第２の不純物領域を含み、
前記第２の不純物領域は、前記第１の不純物領域より抵抗値が低く、
前記第１のゲート電極は、前記第１のゲート配線から延長された電極であり、且つ前記第１の絶縁膜を介して前記第１の不純物領域に重なっており、
前記第２のゲート電極は、前記複数の画素ごとに前記第１のゲート配線に電気的に接続され、
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚より薄く、且つ、前記第１の絶縁膜と前記第２の絶縁膜の誘電率は異なり、
前記複数のソース配線は、前記第２のゲート電極上の層間絶縁物の上に設けられ、且つ、前記第１の絶縁膜及び前記層間絶縁物のみを介して前記複数の第１のゲート配線と交差することを特徴とする半導体装置。 - 請求項４乃至請求項６のいずれか一において、前記第２の不純物領域はシリサイド領域を含むことを特徴とする半導体装置。
- 請求項４乃至請求項７のいずれか一において、前記第２の不純物領域のシート抵抗値は、１ｋΩ／□以下であることを特徴とする半導体装置。
- 請求項１乃至請求項８のいずれか一において、前記第２のゲート電極は、アルミニウム膜、チタン膜、タンタル膜、アルミニウム合金膜、チタン合金膜もしくはタンタル合金膜を含むことを特徴とする半導体装置。
- 請求項１乃至請求項９のいずれか一において、前記第２のゲート電極は、上面及び側面に陽極酸化膜が設けられていることを特徴とする半導体装置。
- 請求項１乃至請求項１０のいずれか一において、前記複数の第１のゲート配線は、スキャンドライバー回路に接続されていることを特徴とする半導体装置。
- 請求項１乃至請求項１１のいずれか一において、前記複数の第１のゲート配線は、陽極酸化物に覆われていることを特徴とする半導体装置。
- 請求項１乃至請求項１２のいずれか一において、前記複数の薄膜トランジスタは、有機樹脂の上に設けられていることを特徴とする半導体装置。
- 請求項１乃至請求項１３のいずれか一に記載の半導体装置は、液晶ディスプレイであることを特徴とする半導体装置。
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