JP3149040B2 - 薄膜トランジスタ・マトリクス及びその製造方法 - Google Patents
薄膜トランジスタ・マトリクス及びその製造方法Info
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Description
の薄膜トランジスタ(thin film trans
istor:TFT)マトリクス及びその製造方法の改
良に関する。
レイは、市場を拡大しつつあり、大型テレビジョンやラ
ップ・トップ型パーソナル・コンピュータ(ラップ・ト
ップ型パソコン)のディスプレイに多用されようとして
いる。
ディスプレイを製造歩留り良く多量生産しなければなら
ないが、それには、TFTマトリクスのなかでも比較的
に製造歩留りが良好で低コスト化が可能であるとされて
いるスタガ型TFTマトリクスの構造を更に改良すると
共に製造を容易にしなければならない。
造工程を解説する為の工程要所に於けるスタガ型TFT
を表す要部切断側面図である。
m tin oxide)などからなる透明導電膜から
なるソース電極2S及びドレイン電極2Dを形成する。
尚、ソース電極2S及びドレイン電極2Dの対向する各
エッジ間はチャネル領域を設けるべき部分となることは
云うまでもない。 10−(2) Mo膜を形成してから、そのパターニングを行ってデー
タ・バス・ライン3を形成する。尚、データ・バス・ラ
イン3の厚さは、例えば2000〔Å〕程度である。
iからなるオーミック・コンタクト層4Aを形成してか
ら、チャネル領域を設けるべき部分を再度生成させる為
のパターニングを行う。 11−(2) 活性層となるa−Siからなる半導体層5、SiNx か
らなるゲート絶縁膜6を順に積層形成する。
層4Aのパターニングを行う。 11−(4) SiNx からなる厚いゲート絶縁膜7を形成する。 11−(5) データ・バス・ライン3の端子部分上に在るゲート絶縁
膜7を選択的に除去し、その端子部分を表出させる。
尚、端子部分は図11の切断面の関係で図示されていな
い。 11−(6) Al膜を堆積させてからパターニングを行って走査バス
・ライン8を形成する。 11−(7) この後、通常の技法を適用してスタガ型TFTマトリク
スを完成させる。
いて解説したスタガ型TFTマトリクスを製造する方法
に依った場合、データ・バス・ライン3の抵抗値を低く
維持する為に厚く形成してあると、ゲート絶縁膜7に依
る被覆性が悪く、また、データ・バス・ライン3に対し
て、ゲート絶縁膜7を介して交差するように形成される
走査バス・ライン8は、図示されているように、交差部
分で段差切れを生じてしまう。当然のことながら、前記
のような段差切れが一箇所でも発生した場合には、マト
リクスは正常に動作することが不可能となり、その液晶
ディスプレイは不良品になってしまう。
を加えることで、走査バス・ラインなどの段差切れを皆
無にしようとする。
明の原理を解説する為の工程要所に於けるスタガ型TF
Tマトリクスを表す要部切断側面図であり、図10及び
図11に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
らなる透明導電膜を形成する。 1−(2) 透明導電膜を所定の形状にパターニングしてソース電極
2S及びドレイン電極2Dを形成する。 1−(3) Al膜、Mo膜を下から順に積層形成する。 1−(4) Mo膜、Al膜のパターニングを行ってAl膜3A及び
Mo膜3Bからなるデータ・バス・ライン3を形成す
る。
は、図1の場合と同じであり、その後、Mo膜、Al膜
を下から順に積層形成する。 2−(2) Al膜、Mo膜のパターニングを行ってMo膜3B及び
Al膜3Aからなるデータ・バス・ライン3を形成す
る。
3 COOH):水(H2 O)=15:3:1の溶液(以
下、単に「溶液」と呼ぶ)に硝酸(HNO3 )を混入し
たエッチャントを用いてAl膜並びにMo膜のエッチン
グを行う場合のエッチング・レートを説明する線図であ
り、縦軸にはエッチング・レートを、また、横軸にはH
NO3 の混入率をそれぞれ採ってある。
るHNO3 の割合を0.7〔%〕〜10〔%〕とするこ
とで、Mo膜のエッチング・レートをAl膜のそれに比
較して大きくすることができ、HNO3 を10〔%〕混
入した場合には20倍にもなり、従って、図1に見られ
るように、データ・バス・ライン3の断面を階段状にす
ることができる。
0.6〔%〕〜0〔%〕としてAl膜並びにMo膜のエ
ッチングを行う場合のエッチング・レートの変化を図3
のデータの一部と併記して表した線図であり、縦軸には
エッチング・レートを、また、横軸にはHNO3 の混入
率をそれぞれ採ってある。
るHNO3 の割合を0.6〔%〕〜0〔%〕とすること
で、Al膜のエッチング・レートをMo膜のそれに比較
して大きくすることができ、HNO3 を0.1〔%〕に
低減した場合は7倍になり、従って、図2に見られるよ
うに、Mo膜、Al膜が下から順に積層されている場合
にも、データ・バス・ライン3の断面を階段状にするこ
とができる。
エッチャントを用いてAl膜並びにMo膜のエッチング
を行う場合のエッチング・レートと温度との関係を表す
線図であり、縦軸にエッチング・レートを、また、横軸
には温度をそれぞれ採ってある。
膜のエッチング・レートは、高温で大きくなり過ぎるこ
とが理解されよう。実験に依れば、高温の場合には、M
o膜が僅か2〔秒〕〜3〔秒〕でエッチングされてしま
い、制御が殆どできない状態が発生した。そこで、エッ
チャントの液温を0〔℃〕乃至40〔℃〕の範囲にした
ところ、制御性を確保することができた。
イン3を図1及び図2に見られるように、断面が階段状
になるように形成することができれば、図10及び図1
1に見られるようなゲート絶縁膜7のカバレイジの問題
は解消され、従って、走査バス・ライン8の段差切れの
問題も解消されることは自明である。
マトリクス及びその製造方法に於いては、 (1)Al膜(例えば3A)並びにMo膜(例えば3
B)の積層体で構成され且つ基板(例えばガラスからな
る透明絶縁性基板1)側になった膜の幅に比較して表面
側になった膜の幅が狭小化されて横断面の形状が階段状
をなし且つ薄膜トランジスタに於けるドレイン電極(例
えばITOからなるドレイン電極2D)とコンタクトす
るデータ・バス・ライン(例えばデータ・バス・ライン
3)を備えてなることを特徴とするか、或いは、
ドレイン電極と何れか一方がコンタクトするAl膜並び
にMo膜を積層して形成する工程と、次いで、混合する
硝酸の量を制御したエッチャント(例えばH3 PO4 +
CH3 COOH+HNO3 +H2 Oからなるエッチャン
ト)を用い基板側になった膜の幅に比較して表面側にな
った膜の幅が狭小化されて横断面の形状が階段状をなす
ように前記Al膜並びにMo膜のパターニングを行って
データ・バス・ラインを形成する工程とが含まれてなる
ことを特徴とする。
インの段差は比較的緩徐に変化する形状にすることがで
きることから、それを覆って積層されるゲート絶縁膜の
カバレイジは良好であり、従って、その上に形成される
走査バス・ラインの断線は発生しないので、TFTマト
リクスを用いた液晶ディスプレイの製造歩留りを向上さ
せることができ、しかも、この構成は、従来の技術に依
るTFTマトリクスの構造及び製造工程に簡単な改変を
加えるのみで実現される。
の工程要所に於けるスタガ型TFTマトリクスを表す要
部切断側面図であり、図1及び図2に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
る透明絶縁性基板1上に厚さ例えば500〔Å〕のIT
Oからなる透明導電膜を成膜する。 6−(2) リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを(HCl+HNO3 )混合液とするウエ
ット・エッチング法を適用することに依って、前記工程
6−(1)で形成した透明導電膜を所定形状にパターニ
ングし、ソース電極2S及びドレイン電極2Dを形成す
る。
00〔Å〕のAl膜と厚さ例えば500〔Å〕のMo膜
とを順に積層成膜する。 7−(2) リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを温度30〔℃〕のH3 PO4 :CH3 C
OOH:HNO3 :H2 O=15:3:1:1からなる
混合液としたウエット・エッチング法を適用することに
依って、前記工程7−(1)で形成したMo膜並びにA
l膜を所定形状にパターニングし、Al膜3A及びMo
膜3Bからなるデータ・バス・ライン3を形成する。こ
のデータ・バス・ライン3は、その横断面形状が表面か
ら階段状に立ち下がる状態に構成されることは云うまで
もない。
l vapourdeposition:P−CVD)
装置内に於いて、PH3 /Arを用いたプラズマ雰囲気
に曝し、例えば1×1022〔cm-3〕程度の燐(P)を被
着させる。この際、PはITOからなるソース電極2S
及び2D上にのみ被着され、ガラスからなる透明絶縁性
基板1上には被着されない。
mical vapour deposition:P
−CVD)法を適用することに依り、活性層である厚さ
例えば500〔Å〕のa−Siからなる半導体層5及び
厚さ例えば500〔Å〕のSiNx からなるゲート絶縁
膜6を連続して成膜する。
ス電極2S並びに2Dとコンタクトしている部分は、前
記工程8−(1)に於いて被着させたPが高濃度に拡散
されるので、n+ −a−Siに変換されて導電性化され
る。従って、この導電性化された部分をn+ −a−Si
からなるオーミック・コンタクト層4Aと呼ぶことにす
る。
エッチング・ガスをCF4 系ガスとする反応性イオン・
エッチング(reactive ionetchin
g:RIE)法を適用することに依って、ゲート絶縁膜
6及び半導体層5及びオーミック・コンタクト層4Aの
パターニングを行う。
0〔Å〕のSiNxからなるゲート絶縁膜7を全面に形
成する。この場合、前記したように、データ・バス・ラ
イン3の横断面は階段状に変化する形状になっているこ
とから、ゲート絶縁膜7に段差切れなどは発生すること
はなく、その表面に於ける段差も比較的緩徐な状態を維
持することができる。 9−(2) リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをCF4 系ガスとするRIE法を適用
することに依り、ゲート絶縁膜7を選択的にエッチング
し、データ・バス・ライン3の端子部分を表出させる。
尚、端子部分は、図9の切断面の関係で図示されていな
い。
000〔Å〕のAl膜を形成する。 9−(4) リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをH3PO4 +CH3 COOH+HNO3
+H2 Oとするウエット・エッチング法を適用すること
に依り、前記工程9−(2)で形成したAl膜のパター
ニングを行ってゲート電極並びに走査バス・ライン8を
形成する。尚、図では、切断面の関係上、走査バス・ラ
インは表すことができず、ゲート電極のみが表されてい
るのであるが、勿論、走査バス・ラインは、データ・バ
ス・ライン3に直交して形成されている。
TFTマトリクスに於いては、断線に起因する不良発生
が激減したことは云うまでもない。
コンタクト層4Aを形成する際、ソース電極2S及びド
レイン電極2D上にPを被着させてからa−Si膜を形
成して、そのa−Si膜をn+ −a−Si膜に変換する
方法を採っているが、これに限られることはなく、例え
ば、最初からn+ −a−Si膜を形成し、リソグラフィ
技術に於けるレジスト・プロセス、及び、エッチング・
ガスをCF4 系ガスとするRIE法を適用することに依
って、n+ −a−Si膜の選択的エッチングを行い、ソ
ース電極2S及びドレイン電極2Dの各エッジ間にチャ
ネル領域形成予定部分を確保する為の開口を形成してか
らa−Siからなる半導体層5を形成するようにしても
良い。
クス及びその製造方法に於いては、薄膜トランジスタの
ドレイン電極とコンタクトするデータ・バス・ラインを
Al膜とMo膜との積層体で構成し且つ基板側になった
膜の幅に比較して表面側になった膜の幅を狭小化して横
断面の形状を階段状にする。
・ラインの段差は比較的緩徐に変化する形状にすること
ができることから、それを覆って積層されるゲート絶縁
膜のカバレイジは良好であり、従って、その上に形成さ
れる走査バス・ラインの断線は発生しないので、TFT
マトリクスを用いた液晶ディスプレイの製造歩留りを向
上させることができ、しかも、この構成は、従来の技術
に依るTFTマトリクスの構造及び製造工程に簡単な改
変を加えるのみで実現される。
スタガ型TFTマトリクスを表す要部切断側面図であ
る。
スタガ型TFTマトリクスを表す要部切断側面図であ
る。
3:1の溶液にHNO3 を混入したエッチャントを用い
てAl膜並びにMo膜のエッチングを行う場合のエッチ
ング・レートを説明する線図である。
〜0〔%〕としてAl膜並びにMo膜のエッチングを行
う場合のエッチング・レートの変化を図3のデータの一
部と併記して表した線図である。
トを用いてAl膜及びMo膜のエッチングを行う場合の
エッチング・レートと温度との関係を表す線図である。
るスタガ型TFTマトリクスを表す要部切断側面図であ
る。
るスタガ型TFTマトリクスを表す要部切断側面図であ
る。
るスタガ型TFTマトリクスを表す要部切断側面図であ
る。
るスタガ型TFTマトリクスを表す要部切断側面図であ
る。
程要所に於けるスタガ型TFTを表す要部切断側面図で
ある。
程要所に於けるスタガ型TFTを表す要部切断側面図で
ある。
Claims (2)
- 【請求項1】Al膜並びにMo膜の積層体で構成され且
つ基板側になった膜の幅に比較して表面側になった膜の
幅が狭小化されて横断面の形状が階段状をなし且つ薄膜
トランジスタに於けるドレイン電極とコンタクトするデ
ータ・バス・ラインを備えてなることを特徴とする薄膜
トランジスタ・マトリクス。 - 【請求項2】基板上に薄膜トランジスタに於けるドレイ
ン電極と何れか一方がコンタクトするAl膜並びにMo
膜を積層して形成する工程と、 次いで、混合する硝酸の量を制御したエッチャントを用
い基板側になった膜の幅に比較して表面側になった膜の
幅が狭小化されて横断面の形状が階段状をなすように前
記Al膜並びにMo膜のパターニングを行ってデータ・
バス・ラインを形成する工程とが含まれてなることを特
徴とする薄膜トランジスタ・マトリクスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14416192A JP3149040B2 (ja) | 1992-06-04 | 1992-06-04 | 薄膜トランジスタ・マトリクス及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14416192A JP3149040B2 (ja) | 1992-06-04 | 1992-06-04 | 薄膜トランジスタ・マトリクス及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05343683A JPH05343683A (ja) | 1993-12-24 |
JP3149040B2 true JP3149040B2 (ja) | 2001-03-26 |
Family
ID=15355622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14416192A Expired - Lifetime JP3149040B2 (ja) | 1992-06-04 | 1992-06-04 | 薄膜トランジスタ・マトリクス及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3149040B2 (ja) |
Families Citing this family (7)
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---|---|---|---|---|
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KR100248123B1 (ko) | 1997-03-04 | 2000-03-15 | 구본준 | 박막트랜지스터및그의제조방법 |
FR2761809B1 (fr) * | 1997-03-04 | 2002-03-01 | Lg Electronics Inc | Transistor en couche mince et son procede de fabrication |
US6333518B1 (en) | 1997-08-26 | 2001-12-25 | Lg Electronics Inc. | Thin-film transistor and method of making same |
KR100341122B1 (ko) * | 1998-12-29 | 2002-10-25 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터의게이트전극형성방법 |
JP2008166334A (ja) * | 2006-12-27 | 2008-07-17 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
KR102068870B1 (ko) | 2016-06-17 | 2020-01-21 | 주식회사 엘지화학 | 전극 구조체, 이를 포함하는 전자 소자 및 이의 제조방법 |
-
1992
- 1992-06-04 JP JP14416192A patent/JP3149040B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05343683A (ja) | 1993-12-24 |
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