JPH10335669A - 薄膜トランジスタおよびその製法 - Google Patents

薄膜トランジスタおよびその製法

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JPH10335669A
JPH10335669A JP9142247A JP14224797A JPH10335669A JP H10335669 A JPH10335669 A JP H10335669A JP 9142247 A JP9142247 A JP 9142247A JP 14224797 A JP14224797 A JP 14224797A JP H10335669 A JPH10335669 A JP H10335669A
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film transistor
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Kazuyuki Sakata
和之 坂田
Kazunori Inoue
和式 井上
Takeshi Morita
毅 森田
Kazushi Nagata
一志 永田
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Abstract

(57)【要約】 【課題】 エッチング工程で用いる薬液の交換頻度を低
減し、または成膜工程で用いるターゲットの数を削減す
ることのできる生産コストの低いTFTを実現する。 【解決手段】 本発明の薄膜トランジスタは、ゲート電
極、ソース電極およびドレイン電極のうちの少なくとも
1つの電極が同一の材料からなり、かつ、該1つの電極
の膜質が膜厚方向に変化している薄膜トランジスタであ
る。また、本発明の薄膜トランジスタの製法は、(1)
1つの電極の膜質を膜厚方向に変化させ、エッチングレ
ートを膜厚方向に変化させて該1つの電極を形成し、
(2)該1つの電極をエッチングして前記テーパ面を形
成する製法である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、たとえば液晶表示
装置に用いられる薄膜トランジスタ(thin filmtransis
tor、以下、TFTと略記する)およびその製法に関す
る。さらに詳しくは、電極配線パターンの断面形状がテ
ーパ状にエッチング加工された薄膜トランジスタおよ
び、電極配線を形成する際、膜厚方向に膜質を変化させ
て膜厚方向にエッチングレートの変化した電極配線を形
成する方法に関する。
【0002】
【従来の技術】図5は、従来のTFT液晶表示装置にお
けるTFTの構造を示す断面説明図である。図5におい
て、1は基板であり、2は第1電極配線であり、3は絶
縁膜であり、4はアモルファスシリコン(以下、a−S
iという)膜であり、5はn+型a−Si膜であり、6
はチャネル部形成のためのコンタクトホールであり、7
は第2電極配線であり、8はパッシベーション膜であ
り、9はレジスト(フォトレジスト)である。なお、第
1電極配線はゲート電極とされ、第2電極配線はソース
電極およびドレイン電極とされる。
【0003】TFT液晶表示装置は、通常、半導体薄膜
(以下、半導体膜という)などからなる薄膜トランジス
タ(thin film transistor、以下、TFTという)など
が設けられた薄膜トランジスタアレイ基板(以下、TF
Tアレイ基板という)と対向基板との2枚の基板のあい
だに液晶などの表示材料が挟持されて構成されている。
【0004】表示装置として種々の画像を表示するため
に、TFTアレイ基板は中央部分が表示領域とされ、表
示領域は画像表示の最小単位である画素ごとに選択的に
電圧が印加されるように各画素ごとにアレイ状にTFT
および画素電極が少なくとも設けられている。各画素ど
うしのあいだにはゲート配線やソース配線などの信号線
がそれぞれ互いに並行に複数本ずつ設けられている。さ
らに、表示領域の外側に、各信号線に対応してそれぞれ
入力端子や、TFTを駆動して画素電極に電圧を印加す
るためのTFT駆動回路などが設けられている。その
他、TFTアレイ基板には配向膜や必要に応じて蓄積容
量などが設けられる。対向基板上には、対向電極、カラ
ーフィルタおよびブラックマトリクスなどが設けられて
いる。このようなTFTアレイ基板を用いた液晶表示装
置(liquid crystal display、以下、LCDという)
を、以下、TFT−LCDという。
【0005】このような構造を有するTFTの製法につ
いて説明する。
【0006】まず、絶縁性基板としてガラスなどからな
る基板1上に第1電極配線2を形成する。この第1電極
配線2は、たとえばクロムなどからなる金属材料をスパ
ッタ法により膜質が均一な膜として成膜する。そのの
ち、パターン化したレジスト9を形成したのち、硝酸セ
リウムアンモニウムおよび硝酸からなる薬液をスプレー
し、この薬液の浸食作用により第1電極配線2の端部に
テーパをつけながらエッチングを行い第1電極配線2を
形成する。このときのテーパ面とは、基板1の表面にた
てた垂線に対してある範囲の角度を有する斜面となる面
をいう。ある範囲の角度、すなわちテーパ角は10〜4
5度程度である。したがって第1電極配線2の断面の形
状は図1の(a)に示したように、第1電極配線の底部
の長さL2よりも頂部の長さL1が短い(L2>L1)よう
に、端部から中心部に向かう長さの減少する形状であ
る。これらの工程順の、TFTの形状変化を図5の
(a)〜(c)に示す。
【0007】つぎに窒化シリコンなどからなる絶縁膜3
を形成し、そののちに化学的あるいは物理的に洗浄す
る。物理的に洗浄するばあいは、たとえば、スクラバー
により洗浄する。つぎに、絶縁膜3上に半導体層a−S
i膜および半導体層n+型a−Si膜5を形成したの
ち、コンタクトホール6を開口し、さらにそののち、第
1電極配線2を形成した方法と同様の方法により第2電
極配線7を形成する。最後にパッシベーション膜8を形
成し、図5の(d)に示すTFT構造となる。
【0008】前述したTFTの製法のうち、第1電極配
線2および第2電極配線7の金属材料をスパッタ法によ
り形成する際、組成の異なる複数のターゲット(基板上
などに成膜させたい材料を板状にしたもの、これにアル
ゴンガスを叩きつけることで成膜する。)を用いて成膜
することもできる。このように、組成の異なる複数のタ
ーゲットを用いるのは、とくに、同一チャンバ内で連続
的に組成の異なる膜を成膜するためであり、連続的とい
うのは、成膜装置から工程中の半製品をとり出さずに、
複数の成膜工程を続けておこなうことを意味する。
【0009】このようなTFTアレイ基板を用いた液晶
表示装置を作製するにはガラス基板上にTFT、ゲート
配線、ソース配線およびその他の共通配線をアレイ状に
作製して表示領域とするとともに、入力端子、予備配線
およびTFT駆動回路などを表示領域の周辺に配設す
る。このとき、それぞれの機能を発現させるために導電
性薄膜(以下、導電膜という)や絶縁性薄膜(以下、絶
縁膜という)を必要に応じて配設する。また、対向基板
上には対向電極を設けるとともにカラーフィルタ、ブラ
ックマトリクスを設ける。
【0010】TFTアレイ基板と対向基板とを作製した
のち、のちに2枚の基板のあいだに液晶材料が注入され
うるように所望の隙間を有する状態にして両基板をその
周囲で貼りあわせたのち、2枚の基板のあいだの隙間に
液晶材料を注入して液晶表示装置を作製する。
【0011】
【発明が解決しようとする課題】以上に説明したような
TFTの製法においては、第1電極配線および第2電極
配線など(総称的に、単に電極配線ともいう)の電極配
線のテーパ角を所望の角度の範囲内に管理するためにエ
ッチング工程の工程条件を制御している。すなわち、エ
ッチングにより発生する不純物が薬液中に蓄積するとテ
ーパ角を所望の角度範囲内に制御できないので、交換頻
度を多くして薬液中の不純物濃度を一定以下に保つため
に硝酸セリウムアンモニウムおよび硝酸からなる薬液を
頻繁(1〜2回/日)に交換するか、または、複数のタ
ーゲットを準備する必要があった。このような薬液の交
換や不純物濃度のチェックは、エッチング工程中で大変
大きな製造コストを必要とするという問題を生じてい
た。また、成膜工程で用いるターゲットの数を削減でき
ないことも問題であった。
【0012】本発明は、このような問題を解決するため
になされたものであり、本発明の目的は、エッチング工
程で用いる薬液の交換頻度を低減し、または成膜工程で
用いるターゲットの数を削減(1枚のみ)することによ
り、生産コストの低いTFTを実現するとともにその製
法を提供することにある。
【0013】
【課題を解決するための手段】本発明の請求項1にかか
わる薄膜トランジスタは、ゲート電極、ソース電極およ
びドレイン電極のうちの少なくとも1つの電極が同一の
材料からなり、かつ、該1つの電極の膜質が膜厚方向に
変化している薄膜トランジスタである。
【0014】また、本発明の請求項2にかかわる薄膜ト
ランジスタは、ゲート電極、ソース電極およびドレイン
電極のうちの少なくとも1つの電極が同一の材料からな
り、かつ、該1つの電極の膜質が膜厚方向に変化してい
るとともにエッチングレートが膜厚方向に変化している
ことにより、該1つの電極の端縁部が、端縁から中心部
に向かって長さの減少するテーパ面とされている薄膜ト
ランジスタである。
【0015】また、本発明の請求項3にかかわる薄膜ト
ランジスタは、前記膜質が膜厚方向に連続的に変化して
いることが、変化を把握しやすいので好ましい。
【0016】また、本発明の請求項4にかかわる薄膜ト
ランジスタは、前記膜質が膜厚方向に段階的に変化して
いることが、変化を把握しやすいので好ましい。
【0017】また、本発明の請求項5にかかわる薄膜ト
ランジスタにおいては、原子密度を変化させて前記膜質
を変化させる。
【0018】また、本発明の請求項6にかかわる薄膜ト
ランジスタにおいては、結晶方向を変化させて前記膜質
を変化させる。
【0019】また、本発明の請求項7にかかわる薄膜ト
ランジスタにおいては、比抵抗を変化させて前記膜質を
変化させる。
【0020】本発明の請求項8にかかわる薄膜トランジ
スタは、ゲート電極、ソース電極およびドレイン電極の
うちの少なくとも1つの電極が少なくとも2層の電極層
からなり、かつ該2層の電極層のそれぞれが同一の材料
によって形成され膜質が膜厚方向に変化している薄膜ト
ランジスタである。
【0021】また、本発明の請求項9にかかわる薄膜ト
ランジスタは、ゲート電極、ソース電極およびドレイン
電極のうちの少なくとも1つの電極が少なくとも2層の
電極層からなり、かつ該2層の電極層のそれぞれが同一
の材料によって形成され膜質が膜厚方向に変化している
とともにエッチングレートが膜厚方向に変化しているこ
とにより、該1つの電極の端縁部が、端縁から中心部に
向かって長さの減少するテーパ面とされている薄膜トラ
ンジスタである。
【0022】本発明の請求項10にかかわる薄膜トラン
ジスタにおいては、前記1つの電極が、クロム、アルミ
ニウム、アルミニウム合金、モリブデン、タンタルおよ
びチタンのうちのいずれかからなるので、配線材料とし
て普通に用いられるので好ましい。
【0023】本発明の請求項11にかかわる薄膜トラン
ジスタの製法は、ゲート電極、ソース電極およびドレイ
ン電極のうちの少なくとも1つの電極が同一の材料から
なり、該1つの電極の端縁部が、端縁から中心部に向か
って長さの減少するテーパ面とされている薄膜トランジ
スタの製法であって、(1)該1つの電極の膜質を膜厚
方向に変化させ、エッチングレートを膜厚方向に変化さ
せて該1つの電極を形成し、(2)該1つの電極をエッ
チングして前記テーパ面を形成する製法である。
【0024】本発明の請求項12にかかわる薄膜トラン
ジスタの製法によれば、前記1つの電極をスパッタリン
グ法を用いて成膜する際、成膜圧力を0.14Pa以上
1.4Pa以下の範囲で変化させながらエッチングレー
トの異なる膜を成膜することにより、良好なTFT特性
をうるので好ましい。
【0025】本発明の請求項13にかかわる薄膜トラン
ジスタの製法によれば、前記1つの電極をスパッタリン
グ法を用いて成膜する際、成膜パワー密度を0.25w
/cm2以上2.5w/cm2以下の範囲で変化させなが
らエッチングレートの異なることにより、良好なTFT
特性をうるので好ましい。
【0026】本発明の請求項14にかかわる薄膜トラン
ジスタの製法によれば、前記1つの電極をスパッタリン
グ法を用いて成膜する際、成膜温度を25℃以上250
℃以下の範囲で変化させながらエッチングレートの異な
る膜を成膜することにより、良好なTFT特性をうるの
で好ましい。
【0027】本発明の請求項15にかかわる薄膜トラン
ジスタの製法によれば、前記1つの電極をスパッタリン
グ法を用いて成膜する際、窒素ガス分圧を0.01Pa
以上0.14Pa以下の範囲で変化させながらエッチン
グレートの異なる膜を成膜することにより、良好なTF
T特性をうるので好ましい。
【0028】本発明の請求項16にかかわる薄膜トラン
ジスタの製法によれば、前記1つの電極をスパッタリン
グ法を用いて成膜する際、酸素ガス分圧を0.01Pa
以上0.14Pa以下の範囲で変化させながらエッチン
グレートの異なる膜を成膜することにより、良好なTF
T特性をうるので好ましい。
【0029】本発明の請求項17にかかわる薄膜トラン
ジスタの製法によれば、前記1つの電極を成膜したの
ち、リンをイオンドープすることにより該1つの電極の
表面の膜質を変化させ、それぞれの電極を膜厚方向にエ
ッチングレートの異なる膜とすることにより、良好なT
FT特性をうるので好ましい。
【0030】
【発明の実施の形態】以下、添付図面を参照しつつ、本
発明の実施の形態について詳細に説明する。
【0031】実施の形態1.図1は、本発明の一実施の
形態にかかわるTFTの構造を、TFTの製造工程順
に、その製法にしたがって示す断面説明図である。図1
において、12は第1電極配線であり、17は第2電極
配線であり、その他、図5に示した部分と同一の部分に
は同一の符号を付して示した。
【0032】まず、基板1上にスパッタ法などによりた
とえば、クロムからなる金属膜を成膜する。この成膜の
際、はじめに、成膜圧力(以下、単に圧力ともいう)を
0.27Paとし、成膜のためにプラズマを発生させる
パワーである成膜パワー(以下、単にパワーともいう)
を10kwとし、成膜温度(以下、単に温度ともいう)
を175℃として厚さ3000〜3500Åに成膜し、
つぎに、引き続いて圧力0.14Pa、パワー3kw、
温度175℃で厚さ1000〜500Å成膜する。な
お、数値範囲をつけずに示した条件の数値は、中心値を
あらわしており、実際の製造にともなうばらつきを含む
ものとする(以下、同様)。また、圧力やパワーなどの
条件は成膜を中断させることなく徐々に変化させても良
い。このように条件を変化させながら連続的あるいは段
階的に成膜する。
【0033】なお、従来技術の項において前述したよう
に、連続的とは、成膜装置から工程中の半製品をとり出
さずに、複数の成膜工程を続けておこなうことを意味し
ており、真空操作や温度昇降の回数を少なくして工程を
短くすることができる。また、一方、段階的とは、工程
条件を変化させるたびに成膜装置から工程中の半製品を
とり出してあらためて成膜装置に導き入れて成膜を行な
うことを意味しており、前工程の条件に制約されること
なく、所望の特性をうるための任意の工程条件を設定で
きる。
【0034】連続的に成膜するばあいは、条件を変化さ
せた電極配線どうしは直接界面を形成して接しているの
に対し、段階的に成膜するばあいは、条件を変化させた
電極配線の膜層間に電極配線材料の酸化膜がわずかなが
ら形成される。したがって段階的に成膜するばあいは、
酸化膜の形成の程度を制御する必要が生じるが、膜質を
変化させるという意味では膜質の変化の程度を多様に設
計することができる。いずれのばあいも、膜質を膜厚方
向に変化させ、エッチングレートを膜厚方向に変化させ
て電極配線を形成するので、この電極配線をエッチング
したばあいには厚さ方向にエッチングの進行の程度が異
なり、テーパ面を形成しうる。したがって、エッチング
液を頻繁に交換しなくてもテーパ角を管理することがで
き、すなわち、エッチング液の交換に関する製造コスト
を低減することができる。
【0035】このように膜質を膜厚方向に変化させて成
膜することの物理的な意味は成膜条件すなわち、成膜パ
ワー密度、成膜温度などを変化させることであり、この
結果、膜厚方向に関して、金属膜の原子密度および結晶
方向が変化し、さらに、比抵抗も変化する。このように
物理的性質が膜厚方向に変化することは、エッチングし
たばあいにエッチングレートが異なることを意味してい
る。つまり、原子密度や結晶方向という物理量を変化さ
せることができるので、この変化が、基板に近い部分ほ
どエッチングレートが小さくなるようにしておけば種々
のテーパ形状に適した金属膜を形成することができる。
また、比抵抗を変化させることができるので簡便な方法
で比抵抗を測定して膜質の変化を把握することができ
る。
【0036】このようにして、膜厚方向にエッチングレ
ートが変化した電極配線を形成しておけば、単にエッチ
ングするだけで、基板に近い部分ほどエッチングレート
が小さいことによって形成されるテーパ面をうることが
できる。
【0037】したがって、電極配線のテーパ角を所望の
角度の範囲内に管理するために従来行なっていたエッチ
ング工程の工程条件の制御のうち、頻繁に行なっていた
薬液の交換の頻度を低減し、または成膜工程で用いるタ
ーゲットの数を削減することにより生産コストを低減で
きる。
【0038】エッチングレートを変化させて膜厚方向に
膜質の異なる電極配線を形成する方法をさらに詳しく説
明する。
【0039】なお、成膜圧力とクロム膜のエッチングレ
ートとの関係を図2に、成膜パワーとエッチングレート
との関係をそれぞれ図3に示す。図2のグラフに示した
ように、クロム膜のエッチング量は、圧力の変化に対
し、圧力0.27Paにおいて、0.27Paよりも高
い圧力および0.27Paよりも低い圧力におけるより
もやや小さい傾向を示している。また、図3のグラフに
示したようにクロム膜のエッチング量は、パワーの変化
に対し、パワーが高くなるとエッチング量が減る傾向を
示しており、かつ、この傾向は圧力の大小によらず同様
の傾向を示している。成膜パワーに対するスパッタリン
グ効率は、使用するターゲット面積により異なるため、
成膜パワーは一般的にターゲット面積当りの成膜パワー
密度で表わされる。本実施の形態では面積が約4000
cm2のターゲットを用いた場合のデータを示してお
り、成膜パワー1kw〜10kwは成膜パワー密度では
0.25w/cm2〜2.5w/cm2となる(以下、同
様)。
【0040】つぎに金属膜上に写真製版工程により所望
のパターンを形成し、そののち硝酸セリウムアンモニウ
ムおよび過塩素酸からなる薬液をスプレー方式などによ
り散布しつつ、この薬液の浸食作用により、テーパ角を
つけながら端面部分のエッチングを行う。このようにエ
ッチングすることによって断面形状が図1の(a)に示
す様に、テーパ面を有する第1電極配線12を形成す
る。このようにテーパ面を形成できるのは、膜質が膜厚
方向に変化しているので、レジスト膜で覆われていない
部分で横方向エッチングレートが上層ほど速いためであ
る。このときの第1電極配線の断面形状は、図1の
(a)に示したように、第1電極配線12の底部の長さ
2よりも頂部の長さL1が短い(L2>L1)ように、端
部から中心部に向かう長さの減少する形状である。な
お、第1電極配線12はTFTのゲート電極とされる。
【0041】この製法によりエッチング液の交換頻度が
従来技術のばあいと比較して1/4程度に低減される。
これは、テーパ角を所望の範囲内に制御することは、成
膜条件をいかに変化させて作製した膜質であるかという
意味で、膜質のみに依存するので、従来のような薬液中
の不純物による影響が低下したということである。
【0042】つぎに窒化シリコン等からなる絶縁膜3を
形成し、そののちに化学的あるいは物理的に洗浄する。
また、物理的に洗浄するばあいは、たとえば、スクラバ
ーで洗浄する。つぎに、絶縁膜3上に半導体層a−Si
膜4および半導体層n+型a−Si膜5を形成したの
ち、チャネル部形成のためにコンタクトホール6を開口
し、さらにそののち、第1電極配線12を形成した方法
と同様の方法により第2電極配線17を形成する。最後
に、パッシベーション膜8を形成し、図1の(b)に示
すTFT構造となる。第2電極配線17の一方はソース
電極とされ、他方はドレイン電極とされ、ソース電極は
信号配線に、ドレイン電極は画素電極に接続される。
【0043】このようなTFTの製法のうち、第1電極
配線12および第2電極配線17の金属材料をスパッタ
法により形成する際、組成の異なるターゲットを複数準
備し、エッチングレートの遅い材料(ターゲット)から
順次、成膜する。このような方法でも膜厚方向に対しエ
ッチングレートが異なるので、所望のテーパ角のテーパ
を有する第1電極配線や第2電極配線がえられる。本実
施の形態において、容量50リットル程度、処理数1の
成膜装置において、成膜圧力の範囲を0.14Pa以上
1.4Pa以下とし、成膜パワーの範囲を1kw以上1
0kw以下とし、成膜温度の範囲を25℃以上250℃
以下とする。このように、成膜圧力の下限を0.14P
a、上限を1.4Paとする理由は通常の成膜装置によ
って、改造などの必要なく、これらの成膜条件を達成し
うるというハード的条件に依存しているためである。ま
た、成膜パワーの下限を1kw、上限を10kwとする
理由も通常の成膜装置の前述のようなハード的条件に依
存しているためである。さらに、成膜温度の下限を25
℃、上限を250℃とする理由も通常の成膜装置の前述
のようなハード的条件に依存しているためである。この
ような成膜に関する圧力、パワー、温度の範囲において
良好なTFT特性をうることができる。また、膜質を連
続的に変化させるばあいに対して、膜質を段階的に変化
させるばあいには成膜条件を容易に設定できる。
【0044】なお、このようにエッチングレートを膜厚
方向に変化させて形成し、エッチングして所望のテーパ
角のテーパを有する電極配線として用いうる金属材料と
しては、クロムの他には、アルミニウム、アルミニウム
を含む合金、モリブデン、タンタルおよびチタンをあげ
ることができる。これらの材料は容易に入手できる低抵
抗材料であり、これらの金属材料によっても、エッチン
グレートを膜厚方向に変化させて形成し、エッチングし
て所望のテーパ角のテーパを有する電極配線をうること
ができる。したがって、エッチングの際のエッチング液
の薬液濃度を厳しく管理する必要がなくなり、交換頻度
を低減できるという同じ効果をうる。
【0045】実施の形態2.前記実施の形態1にかかわ
るTFTの製法のうち、金属膜の成膜の際、温度を17
5℃で一定とし、はじめに、圧力0.27Pa、パワー
10kwで厚さ1000Å成膜し、つぎに、圧力0.8
1Pa、パワー7kwで厚さ1000Å成膜し、引き続
いて、圧力0.14Pa、パワー5kwで1000Å成
膜し、そののち圧力0.14Pa、パワー3kwで厚さ
1000Å成膜する。このように、温度を一定、圧力お
よびパワーを4つの条件に変化させながら成膜するよう
にしたことの他の条件は、実施の形態1と同じである。
このように条件を変化させながら連続的あるいは段階的
に成膜しても同様の効果を奏する。
【0046】実施の形態3.はじめに、前記実施の形態
1にかかわるTFTの製法のうち、金属膜の成膜の際、
圧力0.27Pa、パワー10kw、温度175℃で厚
さ3000〜3500Å成膜し、そののち窒素ガスまた
は酸素ガスを、アルゴンガスの2〜10%混入させて圧
力0.27Pa、パワー10kw、温度175℃で厚さ
1000〜500Å成膜する。このように、はじめ圧
力、パワーおよび温度を一定にして成膜し、つぎに窒素
ガスまたは酸素ガスをアルゴンガスに混入して成膜する
ことの他の条件は、実施の形態1と同じである。
【0047】このばあい、窒素ガスや酸素ガスを用いる
のはエッチングレートをさらに変化させるばあいであ
る。また、窒素ガスや酸素ガスを用いるときの分圧を2
%以上10%以下と限定するのは、この範囲でエッチン
グレートが大きく変化するという理由による。前述した
窒素ガスまたは酸素ガスの分圧の範囲2%以上10%以
下を小数以下2桁の圧力表現に直すと0.01Pa以上
0.14Pa以下である。
【0048】本実施の形態においても連続的という表現
および段階的という表現は実施の形態1および2のばあ
いと同じ意味である。たとえば窒素ガスの分圧を、はじ
め0%、つぎに2%、最後に10%として連続的に成膜
することができ、実施の形態1のばあいと同様の効果を
うる。また、同様に、たとえば、窒素ガスの分圧を、は
じめ0%、つぎに2%、最後に10%として段階的に成
膜することもでき、さらに、はじめから窒素ガスまたは
酸素ガスを混入して成膜してもよく、いずれも実施の形
態1のばあいと同様の効果をうる。このように条件を変
化させながら連続的あるいは段階的に成膜しても同様の
効果を奏する。また、いずれも3区分したばあいを示し
たが、2区分でも4区分以上でもよい。
【0049】実施の形態4.前記実施の形態1にかかわ
るTFTの製法のうち、金属膜の成膜の際、同一条件に
より第1電極配線や第2電極配線を成膜したのち、イオ
ンドープ法により金属膜の膜質を変化させても同様の効
果を奏する。ドープイオンはリンやボロンや窒素でもよ
く、そのドーズ量は5E12〜5E17程度でもよい。
リンを用いると、入手およびドーピングが容易であり、
エッチングレートの異なる膜を容易に作製できる。
【0050】実施の形態5.前述した実施の形態1〜4
のそれぞれにかかわるTFTの製法に対しては、これら
成膜条件を適宜組み合わせて成膜しても同様の効果を奏
する。
【0051】実施の形態6.前述した実施の形態1〜5
のそれぞれにかかわるTFTの製法は、第2電極配線の
作製に対しても同様の効果を奏する。本発明にかかわる
TFTにおいては、第2電極配線とはソース電極および
ドレイン電極とされる。
【0052】第2電極配線にテーパを施すことにより、
第2電極配線の上層の窒化膜、さらに上層に設けるIT
O膜のカバレッジが向上し、信頼性が高まる。
【0053】実施の形態7.前述した実施の形態1〜6
のそれぞれにかかわる製法は、複数の層からなる電極配
線の作製に対しても同様の効果を奏する。複数の層の例
として図4に2層の電極層からなる電極配線を示した。
図4は、本発明の他の実施形態にかかわるTFTの構造
を示した断面説明図であり、図において、12aは第1
電極配線の第1電極層であり、12bは第1電極配線の
第2電極層であり、17aは第2電極配線の第1電極層
であり、17bは第2電極配線の第2電極層であり、そ
の他、図1に示した部分と同一の部分には、同一の符号
を付して示した。
【0054】図示したように、たとえば、第1電極配線
を2層からなる構成とし、そのそれぞれの層に対して実
施の形態1〜5に示したうちのいずれかの製法にしたが
って膜質を厚さ方向で変化させる。ここで、複数の電極
層のそれぞれは同一材料からなるが、互いには異なって
いてもよく、電極配線の設計の自由度が大きくなる。た
だし、下層側の第1電極層よりも上層側の第2電極層の
エッチングレートが速くなるように膜質を変化させるこ
とが必要である。このように電極配線を少なくとも2層
からなる構成としたことの他は用いる材料や製法は実施
の形態1〜7と同じであり、同様の効果をうる。
【0055】実施の形態8.以上、実施の形態1から実
施の形態7までに説明したTFTの製法にしたがって作
製したTFT基板および、このTFT基板を用いた液晶
表示装置について説明する。本発明にかかわるTFT
は、前述した実施の形態1〜7のそれぞれにかかわるT
FTの製法のうちのいずれかを用いるとともに、ゲート
電極、ソース電極、およびドレイン電極の作製以外は従
来と同様の方法によって作製する。
【0056】つぎに、本発明にかかわるTFT基板を用
いた液晶表示装置の構成およびその製法は従来技術によ
るものと同様である。
【0057】本発明にかかわるTFT基板および、かか
るTFT基板を用いた液晶表示装置は、実施の形態1か
ら実施の形態7までに説明したTFTの製法のいずれか
にしたがって形成されているので、電極配線がその膜厚
方向に膜質が変化しているので、テーパ形成にかかわる
製造コストを著しく低減できるという顕著な効果を奏す
る。
【0058】
【発明の効果】本発明の請求項1にかかわる薄膜トラン
ジスタは、ゲート電極、ソース電極およびドレイン電極
のうちの少なくとも1つの電極が同一の材料からなり、
かつ、該1つの電極の膜質が膜厚方向に変化しているの
で、エッチングレートが膜厚方向に変化しており、エッ
チングによりテーパが形成しやすい。したがって、従来
のようにテーパ角の制御を薬液により制御する必要が無
くなり、薬液の交換頻度を低減(1回/3日)できる。
それにより製造コストを著しく低減できるという効果を
奏する。
【0059】本発明の請求項2にかかわる薄膜トランジ
スタは、ゲート電極、ソース電極およびドレイン電極の
うちの少なくとも1つの電極が同一の材料からなり、か
つ、該1つの電極の膜質が膜厚方向に変化しているとと
もにエッチングレートが膜厚方向に変化していることに
より、該1つの電極の端縁部が、端縁から中心部に向か
って長さの減少するテーパ面とされている。すなわちエ
ッチングによりテーパが形成しやすい。したがって、テ
ーパ角の制御を薬液により制御する必要が無くなり、薬
液の交換頻度を低減(1回/3日)できる。それにより
製造コストを著しく低減できるという効果を奏する。
【0060】本発明の請求項3にかかわる発明によれ
ば、前記膜質が膜厚方向に連続的に変化しているのでエ
ッチングレートを膜厚方向に変化させて電極配線を形成
できる。それゆえ、この電極配線をエッチングしたばあ
いには厚さ方向にエッチングの進行の程度が異なってテ
ーパ面を形成しうる結果、エッチング液を頻繁に交換し
なくてもテーパ角を管理することができる。すなわち、
エッチング液の交換に関する製造コストを低減すること
ができるという効果を奏する。
【0061】本発明の請求項4にかかわる発明によれ
ば、前記膜質が膜厚方向に段階的に変化しているのでエ
ッチングレートを膜厚方向に変化させて電極配線を形成
できる。それゆえ、この電極配線をエッチングしたばあ
いには厚さ方向にエッチングの進行の程度が異なってテ
ーパ面を形成しうる結果、エッチング液を頻繁に交換し
なくてもテーパ角を管理することができる。すなわち、
エッチング液の交換に関する製造コストを低減すること
ができるとともに、酸化膜の形成の程度を制御する必要
は生じるが膜質の変化の程度をさらに多様に設計するこ
とができるという効果を奏する。
【0062】本発明の請求項5にかかわる発明によれ
ば、前記膜質の変化が原子密度の変化であるので、基板
に近い部分ほどエッチングレートが小さくなるようにエ
ッチングレートを変化させておけば種々のテーパ形状に
適した金属膜を形成することができる。したがって、電
極配線のテーパ角を所望の角度の範囲に管理するために
従来行なっていたエッチング工程の工程条件の制御のう
ち、頻繁に行なっていた薬液の交換の頻度を低減し、ま
たは成膜工程で用いるターゲットの数を削減することに
より生産コストを低減できるという効果を奏する。
【0063】本発明の請求項6にかかわる発明によれ
ば、前記膜質の変化が結晶方向の変化であるので、基板
に近い部分ほどエッチングレートが小さくなるようにエ
ッチングレートを変化させておけば種々のテーパ形状に
適した金属膜を形成することができる。したがって、電
極配線のテーパ角を所望の角度の範囲に管理するために
従来行なっていたエッチング工程の工程条件の制御のう
ち、頻繁に行なっていた薬液の交換の頻度を低減し、ま
たは成膜工程で用いるターゲットの数を削減することに
より生産コストを低減できるという効果を奏する。
【0064】本発明の請求項7にかかわる発明によれ
ば、前記膜質の変化が比抵抗の変化であるので、簡便な
方法によって比抵抗を測定して膜質の変化を把握しやす
いという効果を奏する。
【0065】本発明の請求項8にかかわる薄膜トランジ
スタは、ゲート電極、ソース電極およびドレイン電極の
うちの少なくとも1つの電極が少なくとも2層の電極層
からなり、かつ該2層の電極層のそれぞれが同一の材料
によって形成され膜質が膜厚方向に変化しているので、
多層の電極層からなる電極に対してもエッチングにより
テーパを形成しやすいという効果を奏する。
【0066】本発明の請求項9にかかわる薄膜トランジ
スタは、ゲート電極、ソース電極およびドレイン電極の
うちの少なくとも1つの電極が少なくとも2層の電極層
からなり、かつ該2層の電極層のそれぞれが同一の材料
によって形成され膜質が膜厚方向に変化しているととも
にエッチングレートが膜厚方向に変化している。これに
より、該1つの電極の端縁部が、端縁から中心部に向か
って長さの減少するテーパ面とされている。すなわち、
多層の電極層からなる電極に対してもエッチングにより
テーパを形成しやすいという効果を奏する。
【0067】本発明の請求項10にかかわる発明によれ
ば、前記電極が、クロム、アルミニウム、アルミニウム
合金、モリブデン、タンタルおよびチタンのうちのいず
れかであるばあいでも電極配線のエッチングレートを膜
厚方向に変化させて形成し、エッチングして所望のテー
パ角のテーパを有する電極配線を容易にうるので、エッ
チングの際のエッチング液の薬液濃度を厳しく管理する
必要がなくなり、交換頻度を低減できるという効果を奏
する。
【0068】本発明の請求項11にかかわる薄膜トラン
ジスタの製法は、(1)該1つの電極の膜質を膜厚方向
に変化させ、エッチングレートを膜厚方向に変化させて
該1つの電極を形成し、(2)該1つの電極をエッチン
グして前記テーパ面を形成するので、テーパ角の制御を
薬液により制御する必要が無くなり、薬液の交換頻度を
低減(1回/3日)できる。それにより製造コストを著
しく低減できるという効果を奏する。
【0069】本発明の請求項12にかかわる発明によれ
ば、成膜圧力を0.14Pa以上1.4Pa以下の範囲
で変化させながらエッチングレートの異なる膜を成膜す
る。それゆえ、テーパ角の所望の範囲内での制御は、膜
質をいかに変化させたかという意味で膜質のみに依存す
ることになり、従来のような薬液中の不純物による影響
が低下した。その結果、エッチング液の交換頻度が従来
の1/4程度に低減されたうえで、好適なTFT特性を
えつつ、容易にテーパ面を形成できるという効果を奏す
る。
【0070】本発明の請求項13にかかわる発明によれ
ば、成膜パワー密度を0.25w/cm2以上2.5w
/cm2以下の範囲で変化させながらエッチングレート
の異なる膜を成膜する。それゆえ、テーパ角の所望の範
囲内での制御は、膜質をいかに変化させたかという意味
で膜質のみに依存することになり、従来のような薬液中
の不純物による影響が低下した。その結果、エッチング
液の交換頻度が従来の1/4程度に低減されたうえで、
好適なTFT特性をえつつ、容易にテーパ面を形成でき
るという効果を奏する。
【0071】本発明の請求項14にかかわる発明によれ
ば、成膜温度を25℃以上250℃以下の範囲で変化さ
せながらエッチングレートの異なる膜を成膜する。それ
ゆえ、テーパ角の所望の範囲内での制御は、膜質をいか
に変化させたかという意味で膜質のみに依存することに
なり、従来のような薬液中の不純物による影響が低下し
た。その結果、エッチング液の交換頻度が従来の1/4
程度に低減されたうえで、好適なTFT特性をえつつ、
容易にテーパ面を形成できるという効果を奏する。
【0072】本発明の請求項15にかかわる発明によれ
ば、窒素ガス分圧を0.01Pa以上0.14Pa以下
の範囲で変化させながらエッチングレートの異なる膜を
成膜するので、この範囲では成膜された膜のエッチング
レートを大きく変化させることができ、窒素ガスを混入
させないばあいよりも成膜された膜のエッチングレート
をさらに大きく変化させることができ、好適なTFT特
性をえつつ、容易にテーパ面を形成できるという効果を
奏する。
【0073】本発明の請求項16にかかわる発明によれ
ば、酸素ガス分圧を0.01Pa以上0.14Pa以下
の範囲で変化させながらエッチングレートの異なる膜を
成膜するので、この範囲では成膜された膜のエッチング
レートを大きく変化させることができ、酸素ガスを混入
させないばあいよりも成膜された膜のエッチングレート
をさらに大きく変化させることができ、好適なTFT特
性をえつつ、容易にテーパ面を形成できるという効果を
奏する。
【0074】本発明の請求項17にかかわる発明によれ
ば、前記1つの電極を成膜したのち、リンをイオンドー
プすることにより該1つの電極の表面の膜質を変化さ
せ、それぞれの電極を膜厚方向にエッチングレートの異
なる膜とするので、容易にテーパ面を形成できるという
効果を奏する。
【図面の簡単な説明】
【図1】 本発明の一実施の形態にかかわるTFTの構
造を示す断面説明図である。
【図2】 成膜圧力とエッチングレートとの関係を示す
グラフである。
【図3】 成膜パワーとエッチングレートとの関係を示
すグラフである。
【図4】 本発明の他の実施の形態にかかわるTFTの
構造を示す断面説明図である。
【図5】 従来技術によるTFTの構造を示す断面説明
図である。
【符号の説明】
1 基板、3 絶縁膜、4 a−Si膜、5 n+型a
−Si膜、6 コンタクトホール、8 パッシベーショ
ン膜、9 レジスト、12 第1電極配線、12a 第
1電極配線の第1電極層、12b 第1電極配線の第2
電極層、17 第2電極配線、17a 第2電極配線の
第1電極層、17b 第2電極配線の第1電極層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/78 616K 617M 617K (72)発明者 永田 一志 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 ゲート電極、ソース電極およびドレイン
    電極のうちの少なくとも1つの電極が同一の材料からな
    り、かつ、該1つの電極の膜質が膜厚方向に変化してい
    る薄膜トランジスタ。
  2. 【請求項2】 ゲート電極、ソース電極およびドレイン
    電極のうちの少なくとも1つの電極が同一の材料からな
    り、かつ、該1つの電極の膜質が膜厚方向に変化してい
    るとともにエッチングレートが膜厚方向に変化している
    ことにより、該1つの電極の端縁部が、端縁から中心部
    に向かって長さの減少するテーパ面とされている薄膜ト
    ランジスタ。
  3. 【請求項3】 前記膜質が膜厚方向に連続的に変化して
    いる請求項1または2記載の薄膜トランジスタ。
  4. 【請求項4】 前記膜質が膜厚方向に段階的に変化して
    いる請求項1または2記載の薄膜トランジスタ。
  5. 【請求項5】 前記膜質の変化が原子密度の変化である
    請求項3または4記載の薄膜トランジスタ。
  6. 【請求項6】 前記膜質の変化が結晶方向の変化である
    請求項3または4記載の薄膜トランジスタ。
  7. 【請求項7】 前記膜質の変化が比抵抗の変化である請
    求項3または4記載の薄膜トランジスタ。
  8. 【請求項8】 ゲート電極、ソース電極およびドレイン
    電極のうちの少なくとも1つの電極が少なくとも2層の
    電極層からなり、かつ該2層の電極層のそれぞれが同一
    の材料によって形成され膜質が膜厚方向に変化している
    薄膜トランジスタ。
  9. 【請求項9】 ゲート電極、ソース電極およびドレイン
    電極のうちの少なくとも1つの電極が少なくとも2層の
    電極層からなり、かつ該2層の電極層のそれぞれが同一
    の材料によって形成され膜質が膜厚方向に変化している
    とともにエッチングレートが膜厚方向に変化しているこ
    とにより、該1つの電極の端縁部が、端縁から中心部に
    向かって長さの減少するテーパ面とされている薄膜トラ
    ンジスタ。
  10. 【請求項10】 前記1つの電極が、クロム、アルミニ
    ウム、アルミニウム合金、モリブデン、タンタルおよび
    チタンのうちのいずれかからなる請求項1、2、8また
    は9記載の薄膜トランジスタ。
  11. 【請求項11】 ゲート電極、ソース電極およびドレイ
    ン電極のうちの少なくとも1つの電極が同一の材料から
    なり、該1つの電極の端縁部が、端縁から中心部に向か
    って長さの減少するテーパ面とされている薄膜トランジ
    スタの製法であって、(1)該1つの電極の膜質を膜厚
    方向に変化させ、エッチングレートを膜厚方向に変化さ
    せて該1つの電極を形成し、(2)該1つの電極をエッ
    チングして前記テーパ面を形成する薄膜トランジスタの
    製法。
  12. 【請求項12】 前記1つの電極をスパッタリング法を
    用いて成膜する際、成膜圧力を0.14Pa以上1.4
    Pa以下の範囲で変化させながらエッチングレートの異
    なる膜を成膜する請求項11記載の薄膜トランジスタの
    製法。
  13. 【請求項13】 前記1つの電極をスパッタリング法を
    用いて成膜する際、成膜パワー密度を0.25w/cm
    2以上2.5w/cm2以下の範囲で変化させながらエッ
    チングレートの異なる膜を成膜する請求項11記載の薄
    膜トランジスタの製法。
  14. 【請求項14】 前記1つの電極をスパッタリング法を
    用いて成膜する際、成膜温度を25℃以上250℃以下
    の範囲で変化させながらエッチングレートの異なる膜を
    成膜する請求項11記載の薄膜トランジスタの製法。
  15. 【請求項15】 前記1つの電極をスパッタリング法を
    用いて成膜する際、窒素ガス分圧を0.01Pa以上
    0.14Pa以下の範囲で変化させながらエッチングレ
    ートの異なる膜を成膜する請求項11記載の薄膜トラン
    ジスタの製法。
  16. 【請求項16】 前記1つの電極をスパッタリング法を
    用いて成膜する際、酸素ガス分圧を0.01Pa以上
    0.14Pa以下の範囲で変化させながらエッチングレ
    ートの異なる膜を成膜する請求項11記載の薄膜トラン
    ジスタの製法。
  17. 【請求項17】 前記1つの電極を成膜したのち、リン
    をイオンドープすることにより該1つの電極の表面の膜
    質を変化させ、それぞれの電極を膜厚方向にエッチング
    レートの異なる膜とする請求項11記載の薄膜トランジ
    スタの製法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147195A (ja) * 2008-12-17 2010-07-01 Showa Denko Kk 半導体発光素子の製造方法、電極構造の製造方法、半導体発光素子、電極構造
JP2012015357A (ja) * 2010-07-01 2012-01-19 Fujifilm Corp 薄膜トランジスタおよびその製造方法
US9093327B2 (en) 2011-08-03 2015-07-28 Panasonic Corporation Display panel device and method of manufacturing display panel device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4118484B2 (ja) * 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004079988A (ja) * 2002-06-19 2004-03-11 Toshiba Corp 半導体装置
KR20050052029A (ko) * 2003-11-28 2005-06-02 삼성에스디아이 주식회사 박막트랜지스터
US20060197089A1 (en) * 2005-03-03 2006-09-07 Chunghwa Picture Tubes., Ltd. Semiconductor device and its manufacturing method
US7234846B2 (en) * 2005-04-06 2007-06-26 Variable Luminaire Ltd. Structure of embedded lamp having replaceable light bulb
CN100414715C (zh) * 2005-05-08 2008-08-27 中华映管股份有限公司 薄膜晶体管及其形成方法
EP1772732A1 (en) * 2005-10-07 2007-04-11 Innogenetics N.V. Polymer replicated interdigitated electrode arrays for (bio)sensing applications

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61168960A (ja) * 1985-01-23 1986-07-30 Hitachi Ltd 半導体装置の製造方法
JP2816549B2 (ja) * 1986-10-22 1998-10-27 セイコーインスツルメンツ株式会社 電気光学装置
JP2614403B2 (ja) 1993-08-06 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション テーパエッチング方法
KR100248123B1 (ko) * 1997-03-04 2000-03-15 구본준 박막트랜지스터및그의제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147195A (ja) * 2008-12-17 2010-07-01 Showa Denko Kk 半導体発光素子の製造方法、電極構造の製造方法、半導体発光素子、電極構造
JP2012015357A (ja) * 2010-07-01 2012-01-19 Fujifilm Corp 薄膜トランジスタおよびその製造方法
US9093327B2 (en) 2011-08-03 2015-07-28 Panasonic Corporation Display panel device and method of manufacturing display panel device

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