JP3901460B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP3901460B2 JP3901460B2 JP2001042168A JP2001042168A JP3901460B2 JP 3901460 B2 JP3901460 B2 JP 3901460B2 JP 2001042168 A JP2001042168 A JP 2001042168A JP 2001042168 A JP2001042168 A JP 2001042168A JP 3901460 B2 JP3901460 B2 JP 3901460B2
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- silicon film
- resistance amorphous
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000010408 film Substances 0.000 claims description 225
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 136
- 239000012535 impurity Substances 0.000 claims description 72
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 33
- 229910052698 phosphorus Inorganic materials 0.000 claims description 33
- 239000011574 phosphorus Substances 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 29
- 230000001681 protective effect Effects 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- 239000011651 chromium Substances 0.000 description 52
- 229910052804 chromium Inorganic materials 0.000 description 26
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 25
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 239000007789 gas Substances 0.000 description 18
- 239000011521 glass Substances 0.000 description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 239000010419 fine particle Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 238000004611 spectroscopical analysis Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001844 chromium Chemical class 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタの製造方法に係り、特に、アクティブマトリクス型液晶表示装置のスイッチング素子として用いられる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
現在、アクティブマトリクス型液晶表示装置には、液晶素子をスイッチングするスイッチング素子として主にチャネルエッチング型薄膜トランジスタが用いられている。
【０００３】
図６（ａ）乃至（ｄ）は、かかる既知のチャネルエッチング型薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面構成図である。
【０００４】
図６（ａ）乃至（ｄ）において、６１はガラス基板、６２はゲート電極、６３は窒化シリコン（ＳｉＮ）からなるゲート絶縁膜、６４はトランジスタ能動部を形成する高抵抗アモルファスシリコン膜、６５はコンタクト層を形成する低抵抗アモルファスシリコン膜、６６はドレイン電極、６７はソース電極、６８は窒化シリコン（ＳｉＮ）からなる保護膜である。
【０００５】
図６（ａ）乃至（ｄ）を用い、既知のチャネルエッチング型薄膜トランジスタの製造プロセスについて説明すると、次の通りである。
【０００６】
まず、図６（ａ）に示されるように、ガラス基板１上にゲート電極２を形成し、ゲート電極２上及びガラス基板１上にゲート絶縁膜６３を形成する。その後、ゲート絶縁膜６３上に高抵抗アモルファスシリコン膜６４を形成し、高抵抗アモルファスシリコン膜６４の表面に低抵抗アモルファスシリコン膜６５を形成する。
【０００７】
次に、図６(ｂ)に示されるように、エッチングにより不要部分の高抵抗アモルファスシリコン膜６４を低抵抗アモルファスシリコン膜６５とともに除去して島状部分を形成し、島状部分の両端を含む領域にドレイン電極６６及びソース電極６７を形成する。
【０００８】
次いで、図６(ｃ)に示されるように、形成したドレイン電極６６及びソース電極６７をマスクとし、エッチングによってドレイン電極６６とソース電極６７間にあるチャネル部分の高抵抗アモルファスシリコン膜６４の一部を低抵抗アモルファスシリコン膜６５とともに除去（チャネルエッチング工程）する。このとき、ドレイン電極６６と高抵抗アモルファスシリコン膜６４との間及びソース電極６７と高抵抗アモルファスシリコン膜６４との間に低抵抗アモルファスシリコン膜６５が残留形成される。
【０００９】
最後に、図６(ｄ)に示すように、ドレイン電極６６及びソース電極６７上及びチャネル形成部分に保護膜６８を形成し、ドレイン電極６６及びソース電極６７の各端部をエッチングにより露出させ、チャネルエッチング型薄膜トランジスタが形成される。
【００１０】
【発明が解決しようとする課題】
前記既知のチャネルエッチ型薄膜トランジスタは、製造時におけるチャネルエッチング工程のエッチング量を高精度で制御することが困難であるため、チャネル部分の高抵抗アモルファスシリコン膜６４の膜厚にバラつきが生じ、それにより薄膜トランジスタの特性が不安定になったり、不均一な特性を示すことがあった。
【００１１】
また、前記既知のチャネルエッチ型薄膜トランジスタは、トランジスタの特性の不安定性を除去するために高抵抗アモルファスシリコン膜６４の膜厚を厚くすると、高抵抗アモルファスシリコン膜６４の抵抗値が増大し、薄膜トランジスタ内を通流する電流が高抵抗アモルファスシリコン膜６４を横断する際に増大した抵抗値によって電流量が低下し、さらに、光照射による高抵抗アモルファスシリコン膜６４中に発生する光リーク電流が増加し、トランジスタの特性が劣化するだけでなく、高抵抗アモルファスシリコン膜６４を形成するための時間及び原料が増加し、生産性の低下につながるようになる。
【００１２】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、高抵抗アモルファスシリコン膜の厚さを薄くするとともにコンタクト層の膜厚を略一定にすることにより、特性が不安定になったり、不均一な特性を示すことのない薄膜トランジスタの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明による薄膜トランジスタの製造方法は、基板上にゲート電極を形成する第１工程と、基板上及びゲート電極上にゲート絶縁膜を形成する第２工程と、ゲート絶縁膜上に高抵抗アモルファスシリコン膜を形成する第３工程と、高抵抗アモルファスシリコン膜の全表面に燐からなる不純物を付着する第４工程と、燐からなる不純物を付着した高抵抗アモルファスシリコン膜を島状に残留させ、残りを除去する第５工程と、燐からなる不純物を付着した高抵抗アモルファスシリコン膜上の一部を含む領域上にドレイン電極及びソース電極を形成する第６工程と、ドレイン電極及びソース電極間の露出した燐からなる不純物を付着した高抵抗アモルファスシリコン膜の領域から付着した燐からなる不純物を除去する第７工程と、熱処理によりドレイン電極及びソース電極と付着した燐からなる不純物を高抵抗アモルファスシリコン膜との接触部分の燐からなる不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成する第８工程とを経て薄膜トランジスタを形成している第１の手段を具備する。
【００１６】
前記第１の手段によれば、高抵抗アモルファスシリコン膜の表面に不純物を付着し、不純物を付着した高抵抗アモルファスシリコン膜の整形、ソース電極及びドレイン電極の形成後に、熱処理によってソース電極及びドレイン電極と付着した不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成しているので、高抵抗アモルファスシリコン膜の厚さを薄くしても、低抵抗のコンタクト層の厚さを略一定にすることができ、それにより、良好な特性の薄膜トランジスタが得られ、しかも、高抵抗アモルファスシリコン膜を形成する際の生産性の向上を図ることができる。
【００１７】
また、前記目的を達成するために、本発明による薄膜トランジスタの製造方法は、基板上にゲート電極を形成する第１工程と、基板上及びゲート電極上にゲート絶縁膜を形成する第２工程と、ゲート絶縁膜上に高抵抗アモルファスシリコン膜を形成する第３工程と、高抵抗アモルファスシリコン膜の全表面に燐からなる不純物を付着する第４工程と、燐からなる不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成する第５工程と、基板側からフォトレジスト膜を露光し、ゲート絶縁膜と同幅のフォトレジストパターンを形成する第６工程と、フォトレジストパターン上及び燐からなる不純物を付着した高抵抗アモルファスシリコン膜上に金属層を形成する第７工程と、フォトレジストパターン及びその上の金属層を除去してドレイン電極及びソース電極を形成する第８工程と、ドレイン電極及びソース電極間の露出した燐からなる不純物を付着した高抵抗アモルファスシリコン膜の領域から付着した燐からなる不純物を除去する第９工程と、熱処理によりドレイン電極及びソース電極と付着した燐からなる不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成する第１０工程と、ドレイン電極及びソース電極のそれぞれ一部を除く表面領域に保護膜を形成する第１１工程とを経て薄膜トランジスタを形成している第２の手段を具備する。
【００１８】
前記第２の手段によれば、不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成し、基板側からフォトレジスト膜を露光してフォトレジストパターンを形成した後、フォトレジストパターン上及び高抵抗アモルファスシリコン膜上に金属層を形成し、フォトレジストパターン及びその上の金属層を除去してドレイン電極及びソース電極を形成するようにしているので、前記第１の手段による作用をそのまま享受できるとともに製造プロセスを一部簡素化することができる。
【００１９】
また、前記第１及び第２の手段において、全工程を、真空状態で結合されているエッチング装置及び保護膜形成装置を用い、それらの装置内で真空状態を維持したまま連続的に行うようにすれば、大気中に浮遊する異物がチャネル部分に付着したりする等のことがなく、薄膜トランジスタの欠陥発生の度合いを抑制することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２１】
図１（ａ）乃至（ｅ）は、第１の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【００２２】
図１（ａ）乃至（ｅ）において、１はガラス基板（例えばコーニング製）、２はゲート電極、３は窒化シリコン（ＳｉＮ）からなるゲート絶縁膜、４はトランジスタ能動部となる高抵抗アモルファスシリコン膜、５はクロム（Ｃｒ）の微粒子等からなる不純物、６はコンタクト層を形成する低抵抗アモルファスシリコン膜、７はドレイン電極、８はソース電極、９は窒化シリコン（ＳｉＮ）からなる保護膜である。
【００２３】
図１（ａ）乃至（ｅ）を用い、第１の実施の形態による薄膜トランジスタの製造プロセスについて説明すると、次の通りである。
【００２４】
まず、図１（ａ）に示されるように、ガラス基板１上にスパッタリング法によって厚さ約１２０ｎｍのクロム（Ｃｒ）膜を形成し、そのクロム（Ｃｒ）膜をホトエッチングによってパターニングしてゲート電極２を形成する。この後、プラズマ化学気相成長（ＣＶＤ）装置を用い、以下に述べるような各種薄膜を形成する。すなわち、第１に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用い、ゲート電極２上に厚さ３００ｎｍの窒化シリコン（ＳｉＮ）からなるゲート絶縁膜３を形成する。第２に、例えば、ＳｉＨ4 、とＨ2 の混合ガスを用い、ゲート絶縁膜３上に、厚さ約１５０ｎｍの高抵抗アモルファスシリコン膜４を形成する。第３に、同じ化学気相成長（ＣＶＤ）装置を用いてＰＨ3 ガスを分解し、高抵抗アモルファスシリコン膜４の表面に燐（Ｐ）からなる不純物５を付着させ、図１（ａ）に図示の構成のもの（以下、第１構成という）を得ている。この場合、高抵抗アモルファスシリコン膜４の形成工程と不純物５の付着工程は、真空状態を維持したまま連続的に行うのが望ましい。
【００２５】
次に、図１(ｂ)に示されるように、第１構成に対して、ＳＦ6 等のエッチングガスを用いたドライエッチング法により、不純物５を付着させた高抵抗アモルファスシリコン膜４の不要部分を除去して島状部分を形成する。この後、スパッタリング法を用い、高抵抗アモルファスシリコン膜４上及びゲート絶縁膜３上に室温で厚さが約１２０ｎｍのクロム（Ｃｒ）膜を形成し、このクロム（Ｃｒ）膜をホトエッチングによりパターニングし、ドレイン電極７及びソース電極８を形成して、図１（ｂ）に図示の構成のもの（以下、第２構成という）を得ている。
【００２６】
次いで、図１(ｃ)に示されるように、第２構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、ドレイン電極７及びソース電極８を形成したガラス基板１を水素プラズマに１００秒間晒すことにより、ドレイン電極７及びソース電極８で覆われていないチャネル部分の高抵抗アモルファスシリコン膜４の表面に付着した不純物５を、主としてＰＨ3 ガスの状態にして飛散除去させ、図１（ｃ）に図示の構成のもの（以下、第３構成という）を得ている。
【００２７】
続いて、図１(ｄ)に示されるように、第３構成に対して、真空中で温度３００℃の熱アニールを１０分間実施し、ドレイン電極７及びソース電極８と接触する高抵抗アモルファスシリコン膜４の表面に付着させた燐（Ｐ）からなる不純物５を高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの深さまで拡散させ、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４とが接触する高抵抗アモルファスシリコン膜４内に低抵抗アモルファスシリコン膜からなるコンタクト層６を形成し、図１（ｄ）に図示の構成のもの（以下、第４構成という）を得ている。
【００２８】
最後に、図１(ｅ)に示されるように、第４構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、露出表面部分に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用いて厚さ５００ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜９を形成する。形成した窒化シリコン（ＳｉＮ）膜に対して、ＳＦ6 等のエッチングガスを用いたドライエッチング法により、不要部分をエッチング除去し、ドレイン電極７及びソース電極８の一部を露出させ、チャネルエッチング型薄膜トランジスタが完成する。
【００２９】
なお、前記水素プラズマによる不純物５の除去工程、熱アニール工程、保護膜９の形成工程は、プラズマ化学気相成長（ＣＶＤ）装置に供給されるガスを切り替えることにより、同じ装置内で連続的に実施することが可能である。また、保護膜９を温度３００℃で形成する場合は、この保護膜９の形成時に不純物５である燐（Ｐ）が高抵抗アモルファスシリコン膜４の表面から内部に拡散するため、熱アニール工程を省くことができる。
【００３０】
次に、図２は、第１の実施の形態による薄膜トランジスタが示すドレイン電流Ｉｄのゲート電圧Ｖｇ依存性（Ｉｄ―Ｖｇ特性）を示す特性図である。
【００３１】
図２において、横軸はＶで表したゲート電圧Ｖｇであり、縦軸はＡで表したドレイン電流Ｉｄであって、曲線ａは第１の実施の形態による薄膜トランジスタ（以下、これを本発明の薄膜トランジスタという）が呈する特性であり、曲線ｂは水素プラズマによる不純物除去工程を省いた薄膜トランジスタ（以下、これを参考例１の薄膜トランジスタという）が呈する特性であり、曲線ｃは熱アニールによる不純物拡散工程を省いた薄膜トランジスタ（以下、これを参考例２の薄膜トランジスタという）が呈する特性である。なお、これらの特性図において、薄膜トランジスタのドレイン・ソース電極間への印加電圧は１０Ｖである。
【００３２】
図２の曲線ａに示されるように、本発明の薄膜トランジスタは、ゲート電圧Ｖｇを負の値から正の値に変化させた場合、負から正の転換点であるＶｇ＝０Ｖを超えると、それまで少量であったドレイン電流Ｉｄが急激に増加してこのときのオンオフ電流比が１０7 を超えるようになり、急峻なスイッチング特性を示すものである。
【００３３】
ところが、図２の曲線ｂに示されるように、参考例１の薄膜トランジスタは、ドレイン電流Ｉｄがゲート電圧Ｖｇに依らずにほぼ一定値を示すもので、本発明のトランジスタのように良好なスイッチ特性を得ることができないものである。
【００３４】
また、図２の曲線ｃに示されるように、参考例２の薄膜トランジスタは、ドレイン電流Ｉｄがゲート電圧Ｖｇ＝５Ｖを境にして、減少傾向から増大傾向への転換を示すが、やはり本発明の薄膜トランジスタのように良好なスイッチ特性を得ることができないものである。
【００３５】
ちなみに、本発明の薄膜トランジスタについて、チャネル部分を含めた高抵抗アモルファスシリコン膜４の元素分布を、電子線エネルギー損失分光（ＥＥＬＳ）法または２次イオン質量分析（ＭＩＳ）法を用いて測定した結果、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４との接触部において、高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの深さに不純物５の燐（Ｐ）が０．０１％以上拡散し、その部分が低抵抗アモルファスシリコン膜、すなわちコンタクト層６を形成しており、不純物５の燐（Ｐ）の拡散量が０．０１％以下である高抵抗アモルファスシリコン膜４のチャネル部分は、その断面形状がコンタクト層６に対して凸型になっていることを確認できた。
【００３６】
これに対して、参考例１の薄膜トランジスタについて、同じようなチャネル部分を含めた高抵抗アモルファスシリコン膜４の元素分布を、電子線エネルギー損失分光（ＥＥＬＳ）法または２次イオン質量分析（ＭＩＳ）法を用いて測定したところ、不純物５の燐（Ｐ）がチャネル部分を含む高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの範囲全体に拡散していることが確認できた。
【００３７】
また、参考例２の薄膜トランジスタについて、同じようなチャネル部分を含めた高抵抗アモルファスシリコン膜４の元素分布を、電子線エネルギー損失分光（ＥＥＬＳ）法または２次イオン質量分析（ＭＩＳ）法を用いて測定したところ、高抵抗アモルファスシリコン膜４の表面に不純物５の燐（Ｐ）が局在し、高抵抗アモルファスシリコン膜４の内部に十分に拡散しないため、ドレイン電極７びソース電極８高抵抗アモルファスシリコン膜４との接触部分の高抵抗アモルファスシリコン膜４内にコンタクト層６が形成されていないことが確認できた。
【００３８】
これらの点から、本発明の薄膜トランジスタにおいては、高抵抗アモルファスシリコン膜４に拡散される不純物５の燐（Ｐ）の拡散量を０．０１％以上にすることが必要である。
【００３９】
次いで、本発明の薄膜トランジスタにおいて、高抵抗アモルファスシリコン膜４の膜厚を３０ｎｍまで減少させたとしても、トランジスタの特性が不安定になることはなく、正のゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄの変化割合が約３倍増加した。この理由は、高抵抗アモルファスシリコン膜４をドレイン電流Ｉｄが横断する際に、高抵抗アモルファスシリコン膜４の抵抗が減少しているため、ドレイン電流Ｉｄが通り易いことによるものである。
【００４０】
また、高抵抗アモルファスシリコン膜４の膜厚を３０ｎｍまで減少させた本発明の薄膜トランジスタに、１０００ルクスの白色光を照射して光リーク電流を測定したところ、光リーク電流値を約１桁減少することができた。この理由は、光リーク電流の原因となる光キャリアを発生するアモルファスシリコン膜４の厚さが１／５程度に低下しているためである。
【００４１】
前記実施の形態においては、ドレイン電極７及びソース電極８を形成する際に、クロム（Ｃｒ）膜を形成した後、そのクロム（Ｃｒ）膜をホトエッチングによりパターニングし、ドレイン電極７及びソース電極８を形成している例について説明したが、このようなドレイン電極７及びソース電極８の形成手段の代わりに、インクジェット法を用い、金属微粒子を含んだ有機媒体を電極パターンに合わせて塗布した後、温度３００℃で、１０分間焼成して有機媒体を揮発させ、金属微粒子を凝集させることにより、ドレイン電極７及びソース電極８を形成することも可能である。この場合、塗布工程と焼成工程との間に、水素プラズマによるチャネル部から不純物５の燐（Ｐ）を除去する不純物除去工程を設けておけば、焼成工程時に不純物５の燐（Ｐ）が高抵抗アモルファスシリコン膜４の内部に拡散し、ドレイン電極７及びソース電極８と、コンタクト層６とを同時に形成することができ、熱アニール工程を省略することができる。
【００４２】
次いで、図３（ａ）乃至（ｅ）は、第２の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【００４３】
図３（ａ）乃至（ｅ）において、図１（ａ）乃至（ｅ）に示された構成要素と同じ構成要素については同じ符号を付けている。
【００４４】
図３（ａ）乃至（ｅ）を用い、第２の実施の形態による薄膜トランジスタの製造プロセスについて説明する。
【００４５】
まず、図３（ａ）に示されるように、ガラス基板１上にスパッタリング法によって厚さ約１２０ｎｍのクロム（Ｃｒ）膜を形成し、そのクロム（Ｃｒ）膜をホトエッチングによってパターニングしてゲート電極２を形成する。この後、プラズマ化学気相成長（ＣＶＤ）装置を用い、以下に述べるような各種薄膜を形成する。すなわち、第１に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用い、ゲート電極２上に厚さ３００ｎｍの窒化シリコン（ＳｉＮ）からなるゲート絶縁膜３を形成する。第２に、例えば、ＳｉＨ4 、とＨ2 の混合ガスを用い、ゲート絶縁膜３上に、厚さ約１５０ｎｍの高抵抗アモルファスシリコン膜４を形成する。第３に、同じ化学気相成長（ＣＶＤ）装置を用いてＰＨ3 ガスを分解し、高抵抗アモルファスシリコン膜４の表面に燐（Ｐ）からなる不純物５を付着させる。第４に、スパッタリング法を用い、不純物５を付着させた高抵抗アモルファスシリコン膜４上に室温で厚さが約１２０ｎｍのクロム（Ｃｒ）膜を形成させ、図３（ａ）に図示の構成のもの（以下、再び第１構成という）を得ている。この場合においても、高抵抗アモルファスシリコン膜４の形成工程と不純物５の付着工程とクロム（Ｃｒ）膜の形成工程は、真空状態を維持したまま連続的に行うのが望ましい。
【００４６】
次に、図３(ｂ)に示されるように、第１構成に対して、同一のフォトレジストを用いて、エッチングによりクロム（Ｃｒ）膜及び不純物５を付着させた高抵抗アモルファスシリコン膜４の不要部分を除去し、島状部分を形成する。この後、チャネル部分に当たるクロム（Ｃｒ）膜をエッチングし、ドレイン電極７及びソース電極８を形成して、図３（ｂ）に図示の構成のもの（以下、再び第２構成という）を得ている。
【００４７】
次いで、図３(ｃ)に示されるように、第２構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、ドレイン電極７及びソース電極８を形成したガラス基板１を水素プラズマに１００秒間晒すことにより、ドレイン電極７及びソース電極８で覆われていないチャネル部分の高抵抗アモルファスシリコン膜４の表面に付着した不純物５を、主としてＰＨ3 ガスの状態にして飛散除去させ、図３（ｃ）に図示の構成のもの（以下、第３構成という）を得ている。
【００４８】
続いて、図３(ｄ)に示されるように、第３構成に対して、真空中で温度３００℃の熱アニールを１０分間実施し、ドレイン電極７及びソース電極８と接触する高抵抗アモルファスシリコン膜４の表面に付着させた燐（Ｐ）からなる不純物５を高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの深さまで拡散させ、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４とが接触する高抵抗アモルファスシリコン膜４内に低抵抗アモルファスシリコン膜からなるコンタクト層６を形成し、図３（ｄ）に図示の構成のもの（以下、第４構成という）を得ている。
【００４９】
最後に、図３(ｅ)に示されるように、第４構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、露出表面部分に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用いて厚さ５００ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜９を形成する。形成した窒化シリコン（ＳｉＮ）膜に対して、ＳＦ6 等のエッチングガスを用いたドライエッチング法により、不要部分をエッチング除去し、ドレイン電極７及びソース電極８の一部を露出させ、チャネルエッチング型薄膜トランジスタが完成する。
【００５０】
この第２の実施の形態においては、図３(ｂ)に示されたエッチング工程におけるホトレジストとして、例えば、「日経マイクロデバイス」２０００年６月号、第１７５頁に記載されているように、チャネル部分の膜厚が薄く、ドレイン電極７とソース電極８の上の膜厚が厚い断面が凹型のホトレジストを用いた場合、同一のホトレジストにより全てのエッチング工程を実施することができる。すなわち、断面が凹型のホトレジストを用いて、クロム（Ｃｒ）膜及び高抵抗アモルファスシリコン膜４を島状に加工する。次に、このホトレジストに対して、酸素プラズマを用い、チャネル部分の薄い部分が完全に除去され、ドレイン電極７とソース電極８の上の厚い部分が残るようにエッチングする。次いで、残ったホトレジストをマスクとして、クロム（Ｃｒ）膜をエッチングし、ドレイン電極７及びソース電極８を形成する。この場合においても、各エッチング工程、不純物の除去工程、保護膜形成工程は、真空状態を維持しながら連続的に実施することができる。
【００５１】
なお、既知のチャネルエッチング型薄膜トランジスタの製造方法においては、チャネル部分のホトレジストの除去、クロム（Ｃｒ）膜のエッチング、チャネルエッチング工程を連続的に行う必要があるため、各エッチング量の制御性が良好でなく、高抵抗アモルファスシリコン膜４の厚さを２００ｎｍ以上の厚さにしないと安定なトランジスタ特性を得ることができなかったのに対し、本発明による薄膜トランジスタの製造方法においては、チャネルエッチング工程がないため、高抵抗アモルファスシリコン膜４の厚さを５０ｎｍまで薄くしても安定なトランジスタ特性を得ることができるものであり、さらに、真空状態を維持したまま連続的に各種の工程を実行することにより、大気中に浮遊する異物の付着等による薄膜トランジスタの欠陥の発生割合を抑制することができる。
【００５２】
続く、図４は、第２の実施の形態による薄膜トランジスタの製造方法を実施するために用いられる製造装置を示す構成図である。
【００５３】
図４において、１０はエッチング装置、１１は保護膜形成装置、１２は連結機構である。
【００５４】
図４に示されるように、製造装置は、エッチング装置１０と保護膜形成装置１１が連結機構１２を介して結合されており、両装置１０、１１及び連結機構１２内は真空状態に維持されている。
【００５５】
この製造装置は、次のように動作する。
始めに、図３（ａ）に示されるように、ガラス基板１上にゲート電極２を形成し、基板１上及びゲート電極２上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に高抵抗アモルファスシリコン膜４を形成し、高抵抗アモルファスシリコン膜４の表面に不純物５を付着させ、不純物５を付着させた高抵抗アモルファスシリコン膜４上にクロム（Ｃｒ）膜を形成し、第１構成を得ており、この第１構成に、断面が凹型のホトレジストを形成する。
【００５６】
その後、ホトレジストを形成した第１構成をドライエッチング装置１０内に入れ、以下の手順によってガスを切り替え、図３（ｂ）に示された高抵抗アモルファスシリコン膜４とドレイン電極７及びソース電極８の加工処理、図３（ｃ）に示されたチャネル部分の不純物５の除去処理、及び、ホトレジスト除去処理を順次実行する。まず、フッ素系ガスを用いて、クロム（Ｃｒ）膜及び高抵抗アモルファスシリコン膜４を一括して島状にドライエッチング加工し、次に、酸素プラズマアッシャによって、ホトレジストをエッチングし、チャネル部分のクロム（Ｃｒ）膜の表面を露出させる。次いで、再びフッ素系ガスを用いて、ドライエッチングによりチャネル部分のクロム（Ｃｒ）膜を除去し、ドレイン電極７及びソース電極８を形成する。続いて、水素ガスを導入して水素プラズマ放電を形成し、チャネル部分の不純物５を除去する。次に、酸素プラズマアッシャによって、ドレイン電極７上及びソース電極８上のホトレジストを除去する。
【００５７】
次いで、ドライエッチング装置１０で各種の処理を行った基板１を、ドライエッチング装置１０から連結機構を通してプラズマ化学気相成長（ＣＶＤ）装置からなる保護膜形成装置１１に真空状態を維持したまま移動させる。保護膜形成装置１１においては、始めに、熱アニールによって、不純物５を高抵抗アモルファスシリコン膜４の内部に拡散させ、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４との接触部分における高抵抗アモルファスシリコン膜４内にコンタクト層６を形成する。その後、露出部分に窒化シリコン（ＳｉＮ）からなる保護膜９を形成する。
【００５８】
この製造装置を用いることにより、薄膜トランジスタの特性に大きい影響を与えるバックチャネルの表面を一度も大気に露呈することがないので、大気中の浮遊物の付着がない特性の良好な薄膜トランジスタを得ることができる。
【００５９】
続いて、図５（ａ）乃至（ｆ）は、第３の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図であって、ゲート電極２とドレイン電極７及びソース電極８とが重なり合わないセルフアライン型構造のものである。
【００６０】
図５（ａ）乃至（ｆ）において、１３はレジストパターン、１４はクロム（Ｃｒ）膜であり、その他、図１（ａ）乃至（ｅ）に示された構成要素と同じ構成要素については同じ符号を付けている。
【００６１】
図５（ａ）乃至（ｆ）を用い、第３の実施の形態による薄膜トランジスタの製造プロセスについて説明する。
【００６２】
始めに、図５（ａ）に示されるように、ガラス基板１上にゲート電極２を形成し、ガラス基板１上及びゲート電極２上に厚さ３００ｎｍの窒化シリコン膜からなるゲート絶縁膜３を形成し、ゲート絶縁膜３上に厚さ５０ｎｍの高抵抗アモルファスシリコン膜４を形成し、その後、真空状態を維持したまま高抵抗アモルファスシリコン膜４の表面上に燐（Ｐ）からなる不純物５を付着させ、図５（ａ）に図示の構成のもの（以下、再び第１構成という）を得ている。
【００６３】
次に、図５（ｂ）に示されるように、第１構成に対して、スピンコート装置を用いて厚さ約２μｍにホトレジストを均一に塗布する。ホトレジストを塗布した後、ガラス基板１の裏側からゲート電極２をマスクとして露光（裏面露光法）を行い、次いで現像することにより、ゲート電極２とほぼ同一パターンのレジストパターン１３を形成する。そして、スパッタリング法を用いて、レジストパターン１３上及び不純物５を付着させた高抵抗アモルファスシリコン膜４上に厚さ約１２０ｎｍのクロム（Ｃｒ）膜１４を形成し、図５（ｂ）に図示の構成のもの（以下、再び第２構成という）を得ている。
【００６４】
次いで、図５（ｃ）に示されるように、第２構成に対して、レジスト剥離液を用いてレジストパターン１３及びその上に形成されたクロム（Ｃｒ）膜１４を一緒に除去する（リフトオフ工程と呼ばれる）。この後、ホトエッチングにより、クロム（Ｃｒ）膜１４を加工することにより、ドレイン電極７及びソース電極８を形成して、図５（ｃ）に図示の構成のもの（以下、再び第３構成という）を得ている。この場合、レジストパターン１３上にあるクロム（Ｃｒ）膜１４は、レジストパターン１３と一緒に除去されるため、ゲート電極２とドレイン電極７及びソース電極８との重なり合いがない、所謂セルフアライン型電極構造のものが得られる。
【００６５】
続いて、図５（ｄ）に示されるように、第３構成に対して、水素プラズマ処理によりチャネル部分の高抵抗アモルファスシリコン膜４の表面に付着した不純物５を飛散除去して、図５（ｄ）に図示の構成のもの（以下、再び第４構成という）を得ている。
【００６６】
次に、図５（ｅ）に示されるように、第４構成に対して、熱アニールによりドレイン電極７及びソース電極８との高抵抗アモルファスシリコン膜４との接触部分に付着した不純物５を高抵抗アモルファスシリコン膜４の内部に拡散させ、拡散部分の高抵抗アモルファスシリコン膜４全体を抵抗アモルファスシリコン膜からなるコンタクト層６にして、図５（ｅ）に図示の構成のもの（以下、第５構成という）を得ている。
【００６７】
次いで、図５（ｆ）に示されるように、第５構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、厚さ５００ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜９を形成し、エッチングによってドレイン電極７及びソース電極８の一部を露出させ、薄膜トランジスタが完成する。
【００６８】
第３の実施の形態による薄膜トランジスタは、高抵抗アモルファスシリコン膜４の厚さを５０ｎｍ以下まで十分薄くすることが可能であるため、高抵抗アモルファスシリコン膜４が露光用の光を大きく吸収することがなく、ガラス基板１裏面からの露光が可能になり、ホトレジストを十分に感光させることができる。
【００６９】
また、第３の実施の形態による薄膜トランジスタは、図５（ｅ）に示すように、高抵抗アモルファスシリコン膜４のソース電極６及びドレイン電極７との接触界面からゲート絶縁膜３との接触界面に到る領域に不純物５を拡散させ、その拡散部分を低抵抗アモルファスシリコン膜からなるコンタクト層６にしたことにより、ドレイン電流が高抵抗アモルファスシリコン膜４を横断する際に発生する抵抗分が少なくなり、その分、薄膜トランジスタのスイッチオン時のドレイン電流が増加する。
【００７０】
ところで、第１及び第２の実施の形態による薄膜トランジスタは、ゲート電極２とドレイン電極７及びソース電極８とが重なり合っている部分に、高抵抗アモルファスシリコン膜４とゲート絶縁膜３とからな容量が形成される。一般的に、この容量は、薄膜トランジスタをスイッチング素子に用いた液晶ディスプレイに用いた場合、ゲート配線に伝達されるゲート電圧波形を遅延させる要因となり、液晶表示パネル面内の表示の均一性を劣化させる原因になる。
【００７１】
これに対し、第３の実施の形態による薄膜トランジスタは、ゲート電極２とドレイン電極７及びソース電極８とが重なり合っていないので、このような容量が形成されず、前記容量によってゲート電圧波形を遅延させる要因にはならない。
【００７２】
なお、前記第１乃至第３の実施の形態による薄膜トランジスタ及びその製造方法の説明の中で挙げてある各電極の構成材料、各絶縁膜の構成材料、不純物の構成材料は、これらの薄膜トランジスタ及びその製造方法に対してそれぞれ好適な材料であるけれども、本願発明の薄膜トランジスタ及びその製造方法は、これらの材料を用いたものに限られるものでなく、前記構成材料に均等な構成材料、前記構成材料に類似の構成材料をそれぞれ用いてもよいことは勿論である。
【００７３】
また、前記第１乃至第３の実施の形態による薄膜トランジスタの製造方法の説明の中で挙げてあるエッチング等の処理手段、その処理手段に用いられるガスや温度、処理時間等は、それぞれ好適な手段、処理条件であるけれども、本願発明の薄膜トランジスタの製造方法は、これらの手段、処理条件を用いたものに限られるものでなく、前記手段、処理条件と均等な手段、処理条件または前記手段、処理条件に類似の手段、処理条件をそれぞれ用いてもよいことは勿論である。
【００７４】
【発明の効果】
以上のように、本発明による製造方法によって製造された薄膜トランジスタによれば、ソース電極及びドレイン電極直下の高抵抗アモルファスシリコン膜の表面に付着させた不純物を、熱処理によって高抵抗アモルファスシリコン膜中に拡散させ、高抵抗アモルファスシリコン膜とソース電極及びドレイン電極との接触部分における高抵抗アモルファスシリコン膜に拡散した不純物量を０．０１％、以上になるようにし、その接触部分を低抵抗アモルファスシリコン膜であるコンタクト層を形成しているので、高抵抗アモルファスシリコン膜の断面形状がチャネル部分で凸状に膨らんだ形になり、それにより高抵抗アモルファスシリコン膜の厚さを薄くしても、低抵抗コンタクト層の厚さがほぼ一定になり、得られた薄膜トランジスタの特性が不安定になったり、不均一な特性を示すことがない。
【００７５】
また、本発明による薄膜トランジスタの製造方法の１つによれば、高抵抗アモルファスシリコン膜の表面に不純物を付着し、不純物を付着した高抵抗アモルファスシリコン膜の整形、ソース電極及びドレイン電極の形成後に、熱処理によってソース電極及びドレイン電極と付着した不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成しているので、高抵抗アモルファスシリコン膜の厚さを薄くしても、低抵抗コンタクト層の厚さをほぼ一定にして、良好な特性の薄膜トランジスタを得ることができ、しかも、高抵抗アモルファスシリコン膜を形成する際の生産性の向上を図ることができるという効果がある。
【００７６】
さらに、本発明による薄膜トランジスタの製造方法の他の１つによれば、不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成し、基板側からフォトレジスト膜を露光してフォトレジストパターンを形成した後、フォトレジストパターン上及び高抵抗アモルファスシリコン膜上に金属層を形成し、フォトレジストパターン及びその上の金属層を除去してソース電極及びドレイン電極を形成するようにしているので、前記効果が得られる他に、製造プロセスを一部簡素化することができるという効果がある。
【図面の簡単な説明】
【図１】第１の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【図２】第１の実施の形態による薄膜トランジスタが示すドレイン電流Ｉｄのゲート電圧Ｖｇ依存性（Ｉｄ―Ｖｇ特性）を示す特性図である。
【図３】第２の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【図４】第２の実施の形態による薄膜トランジスタの製造方法を実施するために用いられる製造装置を示す構成図である。
【図５】第３の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【図６】既知のチャネルエッチング型薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面構成図である。
【符号の説明】
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 高抵抗アモルファスシリコン膜
５ 不純物
６ コンタクト層（低抵抗アモルファスシリコン膜）
７ ドレイン電極
８ ソース電極
９ 保護膜
１０ エッチング装置
１１ 保護膜形成装置
１２ 連結機構
１３ レジストパターン
１４ クロム（Ｃｒ）膜
【発明の属する技術分野】
本発明は、薄膜トランジスタの製造方法に係り、特に、アクティブマトリクス型液晶表示装置のスイッチング素子として用いられる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
現在、アクティブマトリクス型液晶表示装置には、液晶素子をスイッチングするスイッチング素子として主にチャネルエッチング型薄膜トランジスタが用いられている。
【０００３】
図６（ａ）乃至（ｄ）は、かかる既知のチャネルエッチング型薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面構成図である。
【０００４】
図６（ａ）乃至（ｄ）において、６１はガラス基板、６２はゲート電極、６３は窒化シリコン（ＳｉＮ）からなるゲート絶縁膜、６４はトランジスタ能動部を形成する高抵抗アモルファスシリコン膜、６５はコンタクト層を形成する低抵抗アモルファスシリコン膜、６６はドレイン電極、６７はソース電極、６８は窒化シリコン（ＳｉＮ）からなる保護膜である。
【０００５】
図６（ａ）乃至（ｄ）を用い、既知のチャネルエッチング型薄膜トランジスタの製造プロセスについて説明すると、次の通りである。
【０００６】
まず、図６（ａ）に示されるように、ガラス基板１上にゲート電極２を形成し、ゲート電極２上及びガラス基板１上にゲート絶縁膜６３を形成する。その後、ゲート絶縁膜６３上に高抵抗アモルファスシリコン膜６４を形成し、高抵抗アモルファスシリコン膜６４の表面に低抵抗アモルファスシリコン膜６５を形成する。
【０００７】
次に、図６(ｂ)に示されるように、エッチングにより不要部分の高抵抗アモルファスシリコン膜６４を低抵抗アモルファスシリコン膜６５とともに除去して島状部分を形成し、島状部分の両端を含む領域にドレイン電極６６及びソース電極６７を形成する。
【０００８】
次いで、図６(ｃ)に示されるように、形成したドレイン電極６６及びソース電極６７をマスクとし、エッチングによってドレイン電極６６とソース電極６７間にあるチャネル部分の高抵抗アモルファスシリコン膜６４の一部を低抵抗アモルファスシリコン膜６５とともに除去（チャネルエッチング工程）する。このとき、ドレイン電極６６と高抵抗アモルファスシリコン膜６４との間及びソース電極６７と高抵抗アモルファスシリコン膜６４との間に低抵抗アモルファスシリコン膜６５が残留形成される。
【０００９】
最後に、図６(ｄ)に示すように、ドレイン電極６６及びソース電極６７上及びチャネル形成部分に保護膜６８を形成し、ドレイン電極６６及びソース電極６７の各端部をエッチングにより露出させ、チャネルエッチング型薄膜トランジスタが形成される。
【００１０】
【発明が解決しようとする課題】
前記既知のチャネルエッチ型薄膜トランジスタは、製造時におけるチャネルエッチング工程のエッチング量を高精度で制御することが困難であるため、チャネル部分の高抵抗アモルファスシリコン膜６４の膜厚にバラつきが生じ、それにより薄膜トランジスタの特性が不安定になったり、不均一な特性を示すことがあった。
【００１１】
また、前記既知のチャネルエッチ型薄膜トランジスタは、トランジスタの特性の不安定性を除去するために高抵抗アモルファスシリコン膜６４の膜厚を厚くすると、高抵抗アモルファスシリコン膜６４の抵抗値が増大し、薄膜トランジスタ内を通流する電流が高抵抗アモルファスシリコン膜６４を横断する際に増大した抵抗値によって電流量が低下し、さらに、光照射による高抵抗アモルファスシリコン膜６４中に発生する光リーク電流が増加し、トランジスタの特性が劣化するだけでなく、高抵抗アモルファスシリコン膜６４を形成するための時間及び原料が増加し、生産性の低下につながるようになる。
【００１２】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、高抵抗アモルファスシリコン膜の厚さを薄くするとともにコンタクト層の膜厚を略一定にすることにより、特性が不安定になったり、不均一な特性を示すことのない薄膜トランジスタの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明による薄膜トランジスタの製造方法は、基板上にゲート電極を形成する第１工程と、基板上及びゲート電極上にゲート絶縁膜を形成する第２工程と、ゲート絶縁膜上に高抵抗アモルファスシリコン膜を形成する第３工程と、高抵抗アモルファスシリコン膜の全表面に燐からなる不純物を付着する第４工程と、燐からなる不純物を付着した高抵抗アモルファスシリコン膜を島状に残留させ、残りを除去する第５工程と、燐からなる不純物を付着した高抵抗アモルファスシリコン膜上の一部を含む領域上にドレイン電極及びソース電極を形成する第６工程と、ドレイン電極及びソース電極間の露出した燐からなる不純物を付着した高抵抗アモルファスシリコン膜の領域から付着した燐からなる不純物を除去する第７工程と、熱処理によりドレイン電極及びソース電極と付着した燐からなる不純物を高抵抗アモルファスシリコン膜との接触部分の燐からなる不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成する第８工程とを経て薄膜トランジスタを形成している第１の手段を具備する。
【００１６】
前記第１の手段によれば、高抵抗アモルファスシリコン膜の表面に不純物を付着し、不純物を付着した高抵抗アモルファスシリコン膜の整形、ソース電極及びドレイン電極の形成後に、熱処理によってソース電極及びドレイン電極と付着した不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成しているので、高抵抗アモルファスシリコン膜の厚さを薄くしても、低抵抗のコンタクト層の厚さを略一定にすることができ、それにより、良好な特性の薄膜トランジスタが得られ、しかも、高抵抗アモルファスシリコン膜を形成する際の生産性の向上を図ることができる。
【００１７】
また、前記目的を達成するために、本発明による薄膜トランジスタの製造方法は、基板上にゲート電極を形成する第１工程と、基板上及びゲート電極上にゲート絶縁膜を形成する第２工程と、ゲート絶縁膜上に高抵抗アモルファスシリコン膜を形成する第３工程と、高抵抗アモルファスシリコン膜の全表面に燐からなる不純物を付着する第４工程と、燐からなる不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成する第５工程と、基板側からフォトレジスト膜を露光し、ゲート絶縁膜と同幅のフォトレジストパターンを形成する第６工程と、フォトレジストパターン上及び燐からなる不純物を付着した高抵抗アモルファスシリコン膜上に金属層を形成する第７工程と、フォトレジストパターン及びその上の金属層を除去してドレイン電極及びソース電極を形成する第８工程と、ドレイン電極及びソース電極間の露出した燐からなる不純物を付着した高抵抗アモルファスシリコン膜の領域から付着した燐からなる不純物を除去する第９工程と、熱処理によりドレイン電極及びソース電極と付着した燐からなる不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成する第１０工程と、ドレイン電極及びソース電極のそれぞれ一部を除く表面領域に保護膜を形成する第１１工程とを経て薄膜トランジスタを形成している第２の手段を具備する。
【００１８】
前記第２の手段によれば、不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成し、基板側からフォトレジスト膜を露光してフォトレジストパターンを形成した後、フォトレジストパターン上及び高抵抗アモルファスシリコン膜上に金属層を形成し、フォトレジストパターン及びその上の金属層を除去してドレイン電極及びソース電極を形成するようにしているので、前記第１の手段による作用をそのまま享受できるとともに製造プロセスを一部簡素化することができる。
【００１９】
また、前記第１及び第２の手段において、全工程を、真空状態で結合されているエッチング装置及び保護膜形成装置を用い、それらの装置内で真空状態を維持したまま連続的に行うようにすれば、大気中に浮遊する異物がチャネル部分に付着したりする等のことがなく、薄膜トランジスタの欠陥発生の度合いを抑制することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２１】
図１（ａ）乃至（ｅ）は、第１の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【００２２】
図１（ａ）乃至（ｅ）において、１はガラス基板（例えばコーニング製）、２はゲート電極、３は窒化シリコン（ＳｉＮ）からなるゲート絶縁膜、４はトランジスタ能動部となる高抵抗アモルファスシリコン膜、５はクロム（Ｃｒ）の微粒子等からなる不純物、６はコンタクト層を形成する低抵抗アモルファスシリコン膜、７はドレイン電極、８はソース電極、９は窒化シリコン（ＳｉＮ）からなる保護膜である。
【００２３】
図１（ａ）乃至（ｅ）を用い、第１の実施の形態による薄膜トランジスタの製造プロセスについて説明すると、次の通りである。
【００２４】
まず、図１（ａ）に示されるように、ガラス基板１上にスパッタリング法によって厚さ約１２０ｎｍのクロム（Ｃｒ）膜を形成し、そのクロム（Ｃｒ）膜をホトエッチングによってパターニングしてゲート電極２を形成する。この後、プラズマ化学気相成長（ＣＶＤ）装置を用い、以下に述べるような各種薄膜を形成する。すなわち、第１に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用い、ゲート電極２上に厚さ３００ｎｍの窒化シリコン（ＳｉＮ）からなるゲート絶縁膜３を形成する。第２に、例えば、ＳｉＨ4 、とＨ2 の混合ガスを用い、ゲート絶縁膜３上に、厚さ約１５０ｎｍの高抵抗アモルファスシリコン膜４を形成する。第３に、同じ化学気相成長（ＣＶＤ）装置を用いてＰＨ3 ガスを分解し、高抵抗アモルファスシリコン膜４の表面に燐（Ｐ）からなる不純物５を付着させ、図１（ａ）に図示の構成のもの（以下、第１構成という）を得ている。この場合、高抵抗アモルファスシリコン膜４の形成工程と不純物５の付着工程は、真空状態を維持したまま連続的に行うのが望ましい。
【００２５】
次に、図１(ｂ)に示されるように、第１構成に対して、ＳＦ6 等のエッチングガスを用いたドライエッチング法により、不純物５を付着させた高抵抗アモルファスシリコン膜４の不要部分を除去して島状部分を形成する。この後、スパッタリング法を用い、高抵抗アモルファスシリコン膜４上及びゲート絶縁膜３上に室温で厚さが約１２０ｎｍのクロム（Ｃｒ）膜を形成し、このクロム（Ｃｒ）膜をホトエッチングによりパターニングし、ドレイン電極７及びソース電極８を形成して、図１（ｂ）に図示の構成のもの（以下、第２構成という）を得ている。
【００２６】
次いで、図１(ｃ)に示されるように、第２構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、ドレイン電極７及びソース電極８を形成したガラス基板１を水素プラズマに１００秒間晒すことにより、ドレイン電極７及びソース電極８で覆われていないチャネル部分の高抵抗アモルファスシリコン膜４の表面に付着した不純物５を、主としてＰＨ3 ガスの状態にして飛散除去させ、図１（ｃ）に図示の構成のもの（以下、第３構成という）を得ている。
【００２７】
続いて、図１(ｄ)に示されるように、第３構成に対して、真空中で温度３００℃の熱アニールを１０分間実施し、ドレイン電極７及びソース電極８と接触する高抵抗アモルファスシリコン膜４の表面に付着させた燐（Ｐ）からなる不純物５を高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの深さまで拡散させ、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４とが接触する高抵抗アモルファスシリコン膜４内に低抵抗アモルファスシリコン膜からなるコンタクト層６を形成し、図１（ｄ）に図示の構成のもの（以下、第４構成という）を得ている。
【００２８】
最後に、図１(ｅ)に示されるように、第４構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、露出表面部分に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用いて厚さ５００ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜９を形成する。形成した窒化シリコン（ＳｉＮ）膜に対して、ＳＦ6 等のエッチングガスを用いたドライエッチング法により、不要部分をエッチング除去し、ドレイン電極７及びソース電極８の一部を露出させ、チャネルエッチング型薄膜トランジスタが完成する。
【００２９】
なお、前記水素プラズマによる不純物５の除去工程、熱アニール工程、保護膜９の形成工程は、プラズマ化学気相成長（ＣＶＤ）装置に供給されるガスを切り替えることにより、同じ装置内で連続的に実施することが可能である。また、保護膜９を温度３００℃で形成する場合は、この保護膜９の形成時に不純物５である燐（Ｐ）が高抵抗アモルファスシリコン膜４の表面から内部に拡散するため、熱アニール工程を省くことができる。
【００３０】
次に、図２は、第１の実施の形態による薄膜トランジスタが示すドレイン電流Ｉｄのゲート電圧Ｖｇ依存性（Ｉｄ―Ｖｇ特性）を示す特性図である。
【００３１】
図２において、横軸はＶで表したゲート電圧Ｖｇであり、縦軸はＡで表したドレイン電流Ｉｄであって、曲線ａは第１の実施の形態による薄膜トランジスタ（以下、これを本発明の薄膜トランジスタという）が呈する特性であり、曲線ｂは水素プラズマによる不純物除去工程を省いた薄膜トランジスタ（以下、これを参考例１の薄膜トランジスタという）が呈する特性であり、曲線ｃは熱アニールによる不純物拡散工程を省いた薄膜トランジスタ（以下、これを参考例２の薄膜トランジスタという）が呈する特性である。なお、これらの特性図において、薄膜トランジスタのドレイン・ソース電極間への印加電圧は１０Ｖである。
【００３２】
図２の曲線ａに示されるように、本発明の薄膜トランジスタは、ゲート電圧Ｖｇを負の値から正の値に変化させた場合、負から正の転換点であるＶｇ＝０Ｖを超えると、それまで少量であったドレイン電流Ｉｄが急激に増加してこのときのオンオフ電流比が１０7 を超えるようになり、急峻なスイッチング特性を示すものである。
【００３３】
ところが、図２の曲線ｂに示されるように、参考例１の薄膜トランジスタは、ドレイン電流Ｉｄがゲート電圧Ｖｇに依らずにほぼ一定値を示すもので、本発明のトランジスタのように良好なスイッチ特性を得ることができないものである。
【００３４】
また、図２の曲線ｃに示されるように、参考例２の薄膜トランジスタは、ドレイン電流Ｉｄがゲート電圧Ｖｇ＝５Ｖを境にして、減少傾向から増大傾向への転換を示すが、やはり本発明の薄膜トランジスタのように良好なスイッチ特性を得ることができないものである。
【００３５】
ちなみに、本発明の薄膜トランジスタについて、チャネル部分を含めた高抵抗アモルファスシリコン膜４の元素分布を、電子線エネルギー損失分光（ＥＥＬＳ）法または２次イオン質量分析（ＭＩＳ）法を用いて測定した結果、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４との接触部において、高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの深さに不純物５の燐（Ｐ）が０．０１％以上拡散し、その部分が低抵抗アモルファスシリコン膜、すなわちコンタクト層６を形成しており、不純物５の燐（Ｐ）の拡散量が０．０１％以下である高抵抗アモルファスシリコン膜４のチャネル部分は、その断面形状がコンタクト層６に対して凸型になっていることを確認できた。
【００３６】
これに対して、参考例１の薄膜トランジスタについて、同じようなチャネル部分を含めた高抵抗アモルファスシリコン膜４の元素分布を、電子線エネルギー損失分光（ＥＥＬＳ）法または２次イオン質量分析（ＭＩＳ）法を用いて測定したところ、不純物５の燐（Ｐ）がチャネル部分を含む高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの範囲全体に拡散していることが確認できた。
【００３７】
また、参考例２の薄膜トランジスタについて、同じようなチャネル部分を含めた高抵抗アモルファスシリコン膜４の元素分布を、電子線エネルギー損失分光（ＥＥＬＳ）法または２次イオン質量分析（ＭＩＳ）法を用いて測定したところ、高抵抗アモルファスシリコン膜４の表面に不純物５の燐（Ｐ）が局在し、高抵抗アモルファスシリコン膜４の内部に十分に拡散しないため、ドレイン電極７びソース電極８高抵抗アモルファスシリコン膜４との接触部分の高抵抗アモルファスシリコン膜４内にコンタクト層６が形成されていないことが確認できた。
【００３８】
これらの点から、本発明の薄膜トランジスタにおいては、高抵抗アモルファスシリコン膜４に拡散される不純物５の燐（Ｐ）の拡散量を０．０１％以上にすることが必要である。
【００３９】
次いで、本発明の薄膜トランジスタにおいて、高抵抗アモルファスシリコン膜４の膜厚を３０ｎｍまで減少させたとしても、トランジスタの特性が不安定になることはなく、正のゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄの変化割合が約３倍増加した。この理由は、高抵抗アモルファスシリコン膜４をドレイン電流Ｉｄが横断する際に、高抵抗アモルファスシリコン膜４の抵抗が減少しているため、ドレイン電流Ｉｄが通り易いことによるものである。
【００４０】
また、高抵抗アモルファスシリコン膜４の膜厚を３０ｎｍまで減少させた本発明の薄膜トランジスタに、１０００ルクスの白色光を照射して光リーク電流を測定したところ、光リーク電流値を約１桁減少することができた。この理由は、光リーク電流の原因となる光キャリアを発生するアモルファスシリコン膜４の厚さが１／５程度に低下しているためである。
【００４１】
前記実施の形態においては、ドレイン電極７及びソース電極８を形成する際に、クロム（Ｃｒ）膜を形成した後、そのクロム（Ｃｒ）膜をホトエッチングによりパターニングし、ドレイン電極７及びソース電極８を形成している例について説明したが、このようなドレイン電極７及びソース電極８の形成手段の代わりに、インクジェット法を用い、金属微粒子を含んだ有機媒体を電極パターンに合わせて塗布した後、温度３００℃で、１０分間焼成して有機媒体を揮発させ、金属微粒子を凝集させることにより、ドレイン電極７及びソース電極８を形成することも可能である。この場合、塗布工程と焼成工程との間に、水素プラズマによるチャネル部から不純物５の燐（Ｐ）を除去する不純物除去工程を設けておけば、焼成工程時に不純物５の燐（Ｐ）が高抵抗アモルファスシリコン膜４の内部に拡散し、ドレイン電極７及びソース電極８と、コンタクト層６とを同時に形成することができ、熱アニール工程を省略することができる。
【００４２】
次いで、図３（ａ）乃至（ｅ）は、第２の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【００４３】
図３（ａ）乃至（ｅ）において、図１（ａ）乃至（ｅ）に示された構成要素と同じ構成要素については同じ符号を付けている。
【００４４】
図３（ａ）乃至（ｅ）を用い、第２の実施の形態による薄膜トランジスタの製造プロセスについて説明する。
【００４５】
まず、図３（ａ）に示されるように、ガラス基板１上にスパッタリング法によって厚さ約１２０ｎｍのクロム（Ｃｒ）膜を形成し、そのクロム（Ｃｒ）膜をホトエッチングによってパターニングしてゲート電極２を形成する。この後、プラズマ化学気相成長（ＣＶＤ）装置を用い、以下に述べるような各種薄膜を形成する。すなわち、第１に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用い、ゲート電極２上に厚さ３００ｎｍの窒化シリコン（ＳｉＮ）からなるゲート絶縁膜３を形成する。第２に、例えば、ＳｉＨ4 、とＨ2 の混合ガスを用い、ゲート絶縁膜３上に、厚さ約１５０ｎｍの高抵抗アモルファスシリコン膜４を形成する。第３に、同じ化学気相成長（ＣＶＤ）装置を用いてＰＨ3 ガスを分解し、高抵抗アモルファスシリコン膜４の表面に燐（Ｐ）からなる不純物５を付着させる。第４に、スパッタリング法を用い、不純物５を付着させた高抵抗アモルファスシリコン膜４上に室温で厚さが約１２０ｎｍのクロム（Ｃｒ）膜を形成させ、図３（ａ）に図示の構成のもの（以下、再び第１構成という）を得ている。この場合においても、高抵抗アモルファスシリコン膜４の形成工程と不純物５の付着工程とクロム（Ｃｒ）膜の形成工程は、真空状態を維持したまま連続的に行うのが望ましい。
【００４６】
次に、図３(ｂ)に示されるように、第１構成に対して、同一のフォトレジストを用いて、エッチングによりクロム（Ｃｒ）膜及び不純物５を付着させた高抵抗アモルファスシリコン膜４の不要部分を除去し、島状部分を形成する。この後、チャネル部分に当たるクロム（Ｃｒ）膜をエッチングし、ドレイン電極７及びソース電極８を形成して、図３（ｂ）に図示の構成のもの（以下、再び第２構成という）を得ている。
【００４７】
次いで、図３(ｃ)に示されるように、第２構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、ドレイン電極７及びソース電極８を形成したガラス基板１を水素プラズマに１００秒間晒すことにより、ドレイン電極７及びソース電極８で覆われていないチャネル部分の高抵抗アモルファスシリコン膜４の表面に付着した不純物５を、主としてＰＨ3 ガスの状態にして飛散除去させ、図３（ｃ）に図示の構成のもの（以下、第３構成という）を得ている。
【００４８】
続いて、図３(ｄ)に示されるように、第３構成に対して、真空中で温度３００℃の熱アニールを１０分間実施し、ドレイン電極７及びソース電極８と接触する高抵抗アモルファスシリコン膜４の表面に付着させた燐（Ｐ）からなる不純物５を高抵抗アモルファスシリコン膜４の表面から約５０ｎｍの深さまで拡散させ、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４とが接触する高抵抗アモルファスシリコン膜４内に低抵抗アモルファスシリコン膜からなるコンタクト層６を形成し、図３（ｄ）に図示の構成のもの（以下、第４構成という）を得ている。
【００４９】
最後に、図３(ｅ)に示されるように、第４構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、露出表面部分に、ＳｉＨ4 、ＮＨ3 、Ｎ2 等の混合ガスを用いて厚さ５００ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜９を形成する。形成した窒化シリコン（ＳｉＮ）膜に対して、ＳＦ6 等のエッチングガスを用いたドライエッチング法により、不要部分をエッチング除去し、ドレイン電極７及びソース電極８の一部を露出させ、チャネルエッチング型薄膜トランジスタが完成する。
【００５０】
この第２の実施の形態においては、図３(ｂ)に示されたエッチング工程におけるホトレジストとして、例えば、「日経マイクロデバイス」２０００年６月号、第１７５頁に記載されているように、チャネル部分の膜厚が薄く、ドレイン電極７とソース電極８の上の膜厚が厚い断面が凹型のホトレジストを用いた場合、同一のホトレジストにより全てのエッチング工程を実施することができる。すなわち、断面が凹型のホトレジストを用いて、クロム（Ｃｒ）膜及び高抵抗アモルファスシリコン膜４を島状に加工する。次に、このホトレジストに対して、酸素プラズマを用い、チャネル部分の薄い部分が完全に除去され、ドレイン電極７とソース電極８の上の厚い部分が残るようにエッチングする。次いで、残ったホトレジストをマスクとして、クロム（Ｃｒ）膜をエッチングし、ドレイン電極７及びソース電極８を形成する。この場合においても、各エッチング工程、不純物の除去工程、保護膜形成工程は、真空状態を維持しながら連続的に実施することができる。
【００５１】
なお、既知のチャネルエッチング型薄膜トランジスタの製造方法においては、チャネル部分のホトレジストの除去、クロム（Ｃｒ）膜のエッチング、チャネルエッチング工程を連続的に行う必要があるため、各エッチング量の制御性が良好でなく、高抵抗アモルファスシリコン膜４の厚さを２００ｎｍ以上の厚さにしないと安定なトランジスタ特性を得ることができなかったのに対し、本発明による薄膜トランジスタの製造方法においては、チャネルエッチング工程がないため、高抵抗アモルファスシリコン膜４の厚さを５０ｎｍまで薄くしても安定なトランジスタ特性を得ることができるものであり、さらに、真空状態を維持したまま連続的に各種の工程を実行することにより、大気中に浮遊する異物の付着等による薄膜トランジスタの欠陥の発生割合を抑制することができる。
【００５２】
続く、図４は、第２の実施の形態による薄膜トランジスタの製造方法を実施するために用いられる製造装置を示す構成図である。
【００５３】
図４において、１０はエッチング装置、１１は保護膜形成装置、１２は連結機構である。
【００５４】
図４に示されるように、製造装置は、エッチング装置１０と保護膜形成装置１１が連結機構１２を介して結合されており、両装置１０、１１及び連結機構１２内は真空状態に維持されている。
【００５５】
この製造装置は、次のように動作する。
始めに、図３（ａ）に示されるように、ガラス基板１上にゲート電極２を形成し、基板１上及びゲート電極２上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に高抵抗アモルファスシリコン膜４を形成し、高抵抗アモルファスシリコン膜４の表面に不純物５を付着させ、不純物５を付着させた高抵抗アモルファスシリコン膜４上にクロム（Ｃｒ）膜を形成し、第１構成を得ており、この第１構成に、断面が凹型のホトレジストを形成する。
【００５６】
その後、ホトレジストを形成した第１構成をドライエッチング装置１０内に入れ、以下の手順によってガスを切り替え、図３（ｂ）に示された高抵抗アモルファスシリコン膜４とドレイン電極７及びソース電極８の加工処理、図３（ｃ）に示されたチャネル部分の不純物５の除去処理、及び、ホトレジスト除去処理を順次実行する。まず、フッ素系ガスを用いて、クロム（Ｃｒ）膜及び高抵抗アモルファスシリコン膜４を一括して島状にドライエッチング加工し、次に、酸素プラズマアッシャによって、ホトレジストをエッチングし、チャネル部分のクロム（Ｃｒ）膜の表面を露出させる。次いで、再びフッ素系ガスを用いて、ドライエッチングによりチャネル部分のクロム（Ｃｒ）膜を除去し、ドレイン電極７及びソース電極８を形成する。続いて、水素ガスを導入して水素プラズマ放電を形成し、チャネル部分の不純物５を除去する。次に、酸素プラズマアッシャによって、ドレイン電極７上及びソース電極８上のホトレジストを除去する。
【００５７】
次いで、ドライエッチング装置１０で各種の処理を行った基板１を、ドライエッチング装置１０から連結機構を通してプラズマ化学気相成長（ＣＶＤ）装置からなる保護膜形成装置１１に真空状態を維持したまま移動させる。保護膜形成装置１１においては、始めに、熱アニールによって、不純物５を高抵抗アモルファスシリコン膜４の内部に拡散させ、ドレイン電極７及びソース電極８と高抵抗アモルファスシリコン膜４との接触部分における高抵抗アモルファスシリコン膜４内にコンタクト層６を形成する。その後、露出部分に窒化シリコン（ＳｉＮ）からなる保護膜９を形成する。
【００５８】
この製造装置を用いることにより、薄膜トランジスタの特性に大きい影響を与えるバックチャネルの表面を一度も大気に露呈することがないので、大気中の浮遊物の付着がない特性の良好な薄膜トランジスタを得ることができる。
【００５９】
続いて、図５（ａ）乃至（ｆ）は、第３の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図であって、ゲート電極２とドレイン電極７及びソース電極８とが重なり合わないセルフアライン型構造のものである。
【００６０】
図５（ａ）乃至（ｆ）において、１３はレジストパターン、１４はクロム（Ｃｒ）膜であり、その他、図１（ａ）乃至（ｅ）に示された構成要素と同じ構成要素については同じ符号を付けている。
【００６１】
図５（ａ）乃至（ｆ）を用い、第３の実施の形態による薄膜トランジスタの製造プロセスについて説明する。
【００６２】
始めに、図５（ａ）に示されるように、ガラス基板１上にゲート電極２を形成し、ガラス基板１上及びゲート電極２上に厚さ３００ｎｍの窒化シリコン膜からなるゲート絶縁膜３を形成し、ゲート絶縁膜３上に厚さ５０ｎｍの高抵抗アモルファスシリコン膜４を形成し、その後、真空状態を維持したまま高抵抗アモルファスシリコン膜４の表面上に燐（Ｐ）からなる不純物５を付着させ、図５（ａ）に図示の構成のもの（以下、再び第１構成という）を得ている。
【００６３】
次に、図５（ｂ）に示されるように、第１構成に対して、スピンコート装置を用いて厚さ約２μｍにホトレジストを均一に塗布する。ホトレジストを塗布した後、ガラス基板１の裏側からゲート電極２をマスクとして露光（裏面露光法）を行い、次いで現像することにより、ゲート電極２とほぼ同一パターンのレジストパターン１３を形成する。そして、スパッタリング法を用いて、レジストパターン１３上及び不純物５を付着させた高抵抗アモルファスシリコン膜４上に厚さ約１２０ｎｍのクロム（Ｃｒ）膜１４を形成し、図５（ｂ）に図示の構成のもの（以下、再び第２構成という）を得ている。
【００６４】
次いで、図５（ｃ）に示されるように、第２構成に対して、レジスト剥離液を用いてレジストパターン１３及びその上に形成されたクロム（Ｃｒ）膜１４を一緒に除去する（リフトオフ工程と呼ばれる）。この後、ホトエッチングにより、クロム（Ｃｒ）膜１４を加工することにより、ドレイン電極７及びソース電極８を形成して、図５（ｃ）に図示の構成のもの（以下、再び第３構成という）を得ている。この場合、レジストパターン１３上にあるクロム（Ｃｒ）膜１４は、レジストパターン１３と一緒に除去されるため、ゲート電極２とドレイン電極７及びソース電極８との重なり合いがない、所謂セルフアライン型電極構造のものが得られる。
【００６５】
続いて、図５（ｄ）に示されるように、第３構成に対して、水素プラズマ処理によりチャネル部分の高抵抗アモルファスシリコン膜４の表面に付着した不純物５を飛散除去して、図５（ｄ）に図示の構成のもの（以下、再び第４構成という）を得ている。
【００６６】
次に、図５（ｅ）に示されるように、第４構成に対して、熱アニールによりドレイン電極７及びソース電極８との高抵抗アモルファスシリコン膜４との接触部分に付着した不純物５を高抵抗アモルファスシリコン膜４の内部に拡散させ、拡散部分の高抵抗アモルファスシリコン膜４全体を抵抗アモルファスシリコン膜からなるコンタクト層６にして、図５（ｅ）に図示の構成のもの（以下、第５構成という）を得ている。
【００６７】
次いで、図５（ｆ）に示されるように、第５構成に対して、プラズマ化学気相成長（ＣＶＤ）装置を用い、厚さ５００ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜９を形成し、エッチングによってドレイン電極７及びソース電極８の一部を露出させ、薄膜トランジスタが完成する。
【００６８】
第３の実施の形態による薄膜トランジスタは、高抵抗アモルファスシリコン膜４の厚さを５０ｎｍ以下まで十分薄くすることが可能であるため、高抵抗アモルファスシリコン膜４が露光用の光を大きく吸収することがなく、ガラス基板１裏面からの露光が可能になり、ホトレジストを十分に感光させることができる。
【００６９】
また、第３の実施の形態による薄膜トランジスタは、図５（ｅ）に示すように、高抵抗アモルファスシリコン膜４のソース電極６及びドレイン電極７との接触界面からゲート絶縁膜３との接触界面に到る領域に不純物５を拡散させ、その拡散部分を低抵抗アモルファスシリコン膜からなるコンタクト層６にしたことにより、ドレイン電流が高抵抗アモルファスシリコン膜４を横断する際に発生する抵抗分が少なくなり、その分、薄膜トランジスタのスイッチオン時のドレイン電流が増加する。
【００７０】
ところで、第１及び第２の実施の形態による薄膜トランジスタは、ゲート電極２とドレイン電極７及びソース電極８とが重なり合っている部分に、高抵抗アモルファスシリコン膜４とゲート絶縁膜３とからな容量が形成される。一般的に、この容量は、薄膜トランジスタをスイッチング素子に用いた液晶ディスプレイに用いた場合、ゲート配線に伝達されるゲート電圧波形を遅延させる要因となり、液晶表示パネル面内の表示の均一性を劣化させる原因になる。
【００７１】
これに対し、第３の実施の形態による薄膜トランジスタは、ゲート電極２とドレイン電極７及びソース電極８とが重なり合っていないので、このような容量が形成されず、前記容量によってゲート電圧波形を遅延させる要因にはならない。
【００７２】
なお、前記第１乃至第３の実施の形態による薄膜トランジスタ及びその製造方法の説明の中で挙げてある各電極の構成材料、各絶縁膜の構成材料、不純物の構成材料は、これらの薄膜トランジスタ及びその製造方法に対してそれぞれ好適な材料であるけれども、本願発明の薄膜トランジスタ及びその製造方法は、これらの材料を用いたものに限られるものでなく、前記構成材料に均等な構成材料、前記構成材料に類似の構成材料をそれぞれ用いてもよいことは勿論である。
【００７３】
また、前記第１乃至第３の実施の形態による薄膜トランジスタの製造方法の説明の中で挙げてあるエッチング等の処理手段、その処理手段に用いられるガスや温度、処理時間等は、それぞれ好適な手段、処理条件であるけれども、本願発明の薄膜トランジスタの製造方法は、これらの手段、処理条件を用いたものに限られるものでなく、前記手段、処理条件と均等な手段、処理条件または前記手段、処理条件に類似の手段、処理条件をそれぞれ用いてもよいことは勿論である。
【００７４】
【発明の効果】
以上のように、本発明による製造方法によって製造された薄膜トランジスタによれば、ソース電極及びドレイン電極直下の高抵抗アモルファスシリコン膜の表面に付着させた不純物を、熱処理によって高抵抗アモルファスシリコン膜中に拡散させ、高抵抗アモルファスシリコン膜とソース電極及びドレイン電極との接触部分における高抵抗アモルファスシリコン膜に拡散した不純物量を０．０１％、以上になるようにし、その接触部分を低抵抗アモルファスシリコン膜であるコンタクト層を形成しているので、高抵抗アモルファスシリコン膜の断面形状がチャネル部分で凸状に膨らんだ形になり、それにより高抵抗アモルファスシリコン膜の厚さを薄くしても、低抵抗コンタクト層の厚さがほぼ一定になり、得られた薄膜トランジスタの特性が不安定になったり、不均一な特性を示すことがない。
【００７５】
また、本発明による薄膜トランジスタの製造方法の１つによれば、高抵抗アモルファスシリコン膜の表面に不純物を付着し、不純物を付着した高抵抗アモルファスシリコン膜の整形、ソース電極及びドレイン電極の形成後に、熱処理によってソース電極及びドレイン電極と付着した不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成しているので、高抵抗アモルファスシリコン膜の厚さを薄くしても、低抵抗コンタクト層の厚さをほぼ一定にして、良好な特性の薄膜トランジスタを得ることができ、しかも、高抵抗アモルファスシリコン膜を形成する際の生産性の向上を図ることができるという効果がある。
【００７６】
さらに、本発明による薄膜トランジスタの製造方法の他の１つによれば、不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成し、基板側からフォトレジスト膜を露光してフォトレジストパターンを形成した後、フォトレジストパターン上及び高抵抗アモルファスシリコン膜上に金属層を形成し、フォトレジストパターン及びその上の金属層を除去してソース電極及びドレイン電極を形成するようにしているので、前記効果が得られる他に、製造プロセスを一部簡素化することができるという効果がある。
【図面の簡単な説明】
【図１】第１の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【図２】第１の実施の形態による薄膜トランジスタが示すドレイン電流Ｉｄのゲート電圧Ｖｇ依存性（Ｉｄ―Ｖｇ特性）を示す特性図である。
【図３】第２の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【図４】第２の実施の形態による薄膜トランジスタの製造方法を実施するために用いられる製造装置を示す構成図である。
【図５】第３の実施の形態による薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面図である。
【図６】既知のチャネルエッチング型薄膜トランジスタの構成を示すもので、その製造プロセスを示す断面構成図である。
【符号の説明】
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 高抵抗アモルファスシリコン膜
５ 不純物
６ コンタクト層（低抵抗アモルファスシリコン膜）
７ ドレイン電極
８ ソース電極
９ 保護膜
１０ エッチング装置
１１ 保護膜形成装置
１２ 連結機構
１３ レジストパターン
１４ クロム（Ｃｒ）膜
Claims (4)
- 基板上にゲート電極を形成する第１工程と、前記基板上及び前記ゲート電極上にゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜上に高抵抗アモルファスシリコン膜を形成する第３工程と、前記高抵抗アモルファスシリコン膜の全表面に燐からなる不純物を付着する第４工程と、前記燐からなる不純物を付着した高抵抗アモルファスシリコン膜を島状に残留させ、残りを除去する第５工程と、前記燐からなる不純物を付着した高抵抗アモルファスシリコン膜上の一部を含む領域上にドレイン電極及びソース電極を形成する第６工程と、前記ドレイン電極及びソース電極間の露出した前記燐からなる不純物を付着した高抵抗アモルファスシリコン膜の領域から前記付着した燐からなる不純物を除去する第７工程と、熱処理により前記ドレイン電極及び前記ソース電極と前記付着した燐からなる不純物を高抵抗アモルファスシリコン膜との接触部分の燐からなる不純物を前記高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成する第８工程とを経て薄膜トランジスタを形成していることを特徴とする薄膜トランジスタの製造方法。
- 基板上にゲート電極を形成する第１工程と、前記基板上及び前記ゲート電極上にゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜上に高抵抗アモルファスシリコン膜を形成する第３工程と、前記高抵抗アモルファスシリコン膜の全表面に燐からなる不純物を付着する第４工程と、前記燐からなる不純物を付着した高抵抗アモルファスシリコン膜上にフォトレジスト膜を形成する第５工程と、前記基板側から前記フォトレジスト膜を露光し、前記ゲート絶縁膜と同幅のフォトレジストパターンを形成する第６工程と、前記フォトレジストパターン上及び前記燐からなる不純物を付着した高抵抗アモルファスシリコン膜上に金属層を形成する第７工程と、前記フォトレジストパターン及びその上の金属層を除去してドレイン電極及びソース電極を形成する第８工程と、前記ドレイン電極及び前記ソース電極間の露出した前記燐からなる不純物を付着した高抵抗アモルファスシリコン膜の領域から前記付着した燐からなる不純物を除去する第９工程と、熱処理により前記ドレイン電極及び前記ソース電極と前記付着した燐からなる不純物を高抵抗アモルファスシリコン膜との接触部分の不純物を前記高抵抗アモルファスシリコン膜中に拡散させ、低抵抗のコンタクト層を形成する第１０工程と、前記ドレイン電極及び前記ソース電極のそれぞれ一部を除く表面領域に保護膜を形成する第１１工程とを経て薄膜トランジスタを形成していることを特徴とする薄膜トランジスタの製造方法。
- 前記第１０工程における熱処理を前記第１１工程における保護膜の形成時の熱処理によって行っていることを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
- 前記全工程は、真空状態で結合されているエッチング装置及び保護膜形成装置を用い、それらの装置内で真空状態を維持したまま連続的に行っていることを特徴とする請求項１乃至３の中のいずれか１項に記載の薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001042168A JP3901460B2 (ja) | 2001-02-19 | 2001-02-19 | 薄膜トランジスタの製造方法 |
| US09/902,170 US7112500B2 (en) | 2001-02-19 | 2001-07-11 | Thin film transistor, liquid crystal display and manufacturing method thereof |
| TW090118084A TW502449B (en) | 2001-02-19 | 2001-07-24 | Thin film transistor, liquid crystal display and manufacturing method thereof |
| KR1020010053226A KR100767894B1 (ko) | 2001-02-19 | 2001-08-31 | 박막 트랜지스터, 액정 표시기 및 그 제조 방법 |
| US11/503,114 US7655947B2 (en) | 2001-02-19 | 2006-08-14 | Thin film transistor used as a switching element in an active matrix type liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001042168A JP3901460B2 (ja) | 2001-02-19 | 2001-02-19 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006135605A Division JP2006279059A (ja) | 2006-05-15 | 2006-05-15 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246604A JP2002246604A (ja) | 2002-08-30 |
| JP3901460B2 true JP3901460B2 (ja) | 2007-04-04 |
Family
ID=18904505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001042168A Expired - Fee Related JP3901460B2 (ja) | 2001-02-19 | 2001-02-19 | 薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7112500B2 (ja) |
| JP (1) | JP3901460B2 (ja) |
| KR (1) | KR100767894B1 (ja) |
| TW (1) | TW502449B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256079B2 (en) * | 2002-12-16 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Evaluation method using a TEG, a method of manufacturing a semiconductor device having a TEG, an element substrate and a panel having the TEG, a program for controlling dosage and a computer-readable recording medium recoding the program |
| US8051014B2 (en) * | 2003-11-25 | 2011-11-01 | Pitney Bowes Inc. | Method for providing a shortcut to shipping information |
| KR100675639B1 (ko) | 2004-08-30 | 2007-02-02 | 엘지.필립스 엘시디 주식회사 | 유기 박막트랜지스터 및 액정표시소자의 제조방법 |
| TWI283071B (en) * | 2005-01-19 | 2007-06-21 | Au Optronics Corp | Methods of manufacturing a thin film transistor and a display |
| TWI294689B (en) | 2005-09-14 | 2008-03-11 | Ind Tech Res Inst | Method of tft manufacturing and a base-board substrate structure |
| KR20100023151A (ko) * | 2008-08-21 | 2010-03-04 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP5719610B2 (ja) * | 2011-01-21 | 2015-05-20 | 三菱電機株式会社 | 薄膜トランジスタ、及びアクティブマトリクス基板 |
| CN111886700A (zh) | 2018-03-28 | 2020-11-03 | 堺显示器制品株式会社 | 有机el显示装置及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250131A (ja) | 1988-08-12 | 1990-02-20 | Hitachi Ltd | 薄膜トランジスタ回路 |
| EP0486047B1 (en) * | 1990-11-16 | 1999-09-01 | Seiko Epson Corporation | Process for fabricating a thin film semiconductor device |
| JPH0851211A (ja) | 1994-08-09 | 1996-02-20 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH1056180A (ja) * | 1995-09-29 | 1998-02-24 | Canon Inc | 半導体装置及びその製造方法 |
| JPH09148266A (ja) * | 1995-11-24 | 1997-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP3496917B2 (ja) * | 1996-12-24 | 2004-02-16 | キヤノン株式会社 | 薄膜半導体装置及びその製造方法 |
| US5913113A (en) * | 1997-02-24 | 1999-06-15 | Lg Electronics Inc. | Method for fabricating a thin film transistor of a liquid crystal display device |
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| KR100248123B1 (ko) * | 1997-03-04 | 2000-03-15 | 구본준 | 박막트랜지스터및그의제조방법 |
| US6362027B1 (en) * | 1998-07-08 | 2002-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, active matrix substrate, method of manufacturing the semiconductor device and method of manufacturing the active matrix substrate |
| US6214705B1 (en) * | 1998-12-15 | 2001-04-10 | United Microelectronics Corp. | Method for fabricating a gate eletrode |
| JP2000332248A (ja) * | 1999-05-14 | 2000-11-30 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタおよびその製造方法 |
| GB9927287D0 (en) * | 1999-11-19 | 2000-01-12 | Koninkl Philips Electronics Nv | Top gate thin film transistor and method of producing the same |
| KR100489873B1 (ko) * | 1999-12-31 | 2005-05-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
| US6624051B1 (en) * | 2000-08-25 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film and semiconductor device |
-
2001
- 2001-02-19 JP JP2001042168A patent/JP3901460B2/ja not_active Expired - Fee Related
- 2001-07-11 US US09/902,170 patent/US7112500B2/en not_active Expired - Fee Related
- 2001-07-24 TW TW090118084A patent/TW502449B/zh not_active IP Right Cessation
- 2001-08-31 KR KR1020010053226A patent/KR100767894B1/ko active IP Right Grant
-
2006
- 2006-08-14 US US11/503,114 patent/US7655947B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020067889A (ko) | 2002-08-24 |
| US7655947B2 (en) | 2010-02-02 |
| US7112500B2 (en) | 2006-09-26 |
| TW502449B (en) | 2002-09-11 |
| US20020115241A1 (en) | 2002-08-22 |
| US20060275994A1 (en) | 2006-12-07 |
| KR100767894B1 (ko) | 2007-10-17 |
| JP2002246604A (ja) | 2002-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007451B1 (ko) | 박막트랜지스터 제조방법 | |
| US6537890B2 (en) | Poly-silicon thin film transistor having back bias effects and fabrication method thereof | |
| JPH0887033A (ja) | アクティブマトリクス表示装置の製造方法 | |
| US4685195A (en) | Method for the manufacture of at least one thin film field effect transistor | |
| US7655947B2 (en) | Thin film transistor used as a switching element in an active matrix type liquid crystal display device | |
| JPH0669233A (ja) | 半導体装置の製造方法 | |
| CN108987279A (zh) | 薄膜晶体管的制造方法 | |
| JPH09197435A (ja) | 液晶表示装置、及びその製造方法 | |
| JPS63200572A (ja) | 薄膜半導体装置の製造方法 | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| US6316295B1 (en) | Thin film transistor and its fabrication | |
| JP3528422B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2006279059A (ja) | 薄膜トランジスタ | |
| KR20020076859A (ko) | 폴리실리콘 박막트랜지스터와 이를 포함하는 어레이기판제조방법 | |
| JPH02186641A (ja) | 薄膜電界効果型トランジスタ素子の製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2000232227A (ja) | 薄膜トランジスタの製造方法 | |
| JP2000124463A (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| JP2000332248A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0669503A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3730185B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100304911B1 (ko) | 박막트랜지스터제조방법 | |
| JPS63158875A (ja) | 薄膜トランジスタの製造方法 | |
| KR0156215B1 (ko) | 완전 자기정렬형 박막트랜지스터 및 그 제조방법 | |
| JPH06333949A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060515 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3901460 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140112 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |