JPH0250131A - 薄膜トランジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非晶質半導体を能動層に用いた薄膜トランジス
タにより構成した非晶質半導体薄膜トランジスタ回路に
関するものである。

〔従来の技術〕

非晶質或は多結晶半導体材料薄膜を用いてトランジスタ
を形成する薄膜トランジスタ（以下ＴＰＴ（Ｔｈｉｎ　
Ｆｉｌ＋ａ　Ｔｒａｎｓｉｓｔｏｒ）と略称する）は、
結晶半導体を用いてトランジスタに比べて大面積にわた
って均一に製作することができる。したがってＴＰＴは
、各種の液晶表示装置や液晶テレビジョンの構成要素と
して近年盛んに用いられている。

第２図に液晶テレビの主体である液晶表示パネルの一例
を示す。第２図（ａ）において、１は表示領域、２は水
平駆動回路、３は垂直駆動回路であり、表示領域１は水
平、垂直方向にマトリックス状に配列したＴＰＴスイッ
チ４．液晶５．信号線６およびゲート選択線７により構
成されている。

現行のＴＦＴの易動度は０．５ｄ／ｖ−８ｅｃと小さ（
（Ｓｉ集積回路で一般に用いられる単結晶ウェーハの約
１／１０００）、速度および駆動能力が小さいので、信
号線およびゲート線の駆動は単結晶半導体チップ等で構
成した駆動回路２，３によって行う、８および９は各々
駆動回路２および３を電気的に接続する導電性の物質で
あり、８（または９）は駆動回路２（または３）内に設
けたリード端子１０（または１１）と信号線（またはゲ
ート線）の一端に設けたリード端子１２（または１３）
を接続している。

第２図（ｂ）は１画素（第２図（ａ）において１４で示
した領域）を構成するＴＰＴ等の平面パターンの一例を
示したものである。６′はＴＦＴ４のドレインＤを兼ね
た信号配線パターン、７′はＴＰＴのゲートを兼ねたゲ
ート配線パターン、１５はＴＦＴのソースＳを形成する
パターン、１６はＴＰＴの能動層を形成する非晶質半導
体（例えば非晶質Ｓｉ：Ｈ）のパターンである。また１
７は液晶に電圧（信号線から供給する）を印加するため
の透明電極（例えばＩＴＯ）のパターンであり、本パタ
ーンはソース１５に電気的に接続されている。

ＴＰＴは単結晶半導体に比べて数＋１という大面積に製
作できるため液晶テレビの他にもプリンタ等幅広い用途
への応用が期待されている。

〔発明が解決しようとする課題〕

しかし、ＴＰＴの現時点の用途は前述の様に易動度が小
さいことも手伝って前述のマトリックススイッチに使う
程度の単純な利用にとどまっている。液晶テレビについ
ていえば、将来、低価格化。

信頼性の向上、軽量化等を図ってゆくためには走査回路
もＴＰＴで構成し、接続配線（８，９）をくしてゆくこ
とが大切な課題となる。さらに、ＴＰＴを液晶テレビ以
外の分野に応用してゆくためにはＴＰＴで構成した論理
回路、メモリ、駆動回路等を開発することが重要な１ｍ
１題となる。発明者らはＴＰＴ回路の一例として、液晶
表示用の駆動回路を表示パネルと同一基板上にＴＰＴを
用いて集積化する検討を行った。しかし乍ら、ＴＦＴの
易動度が小さいこと等が原因となり、集積度が低く回路
の占有面積（レイアウト面積）が大きくなる、あるいは
必要な速度が得られないこと等が判明した。

本発明の目的は上記の課題を達成することにあり、集積
密度が高く応答速度の速いＴＰＴ電子回路、特にＴＰＴ
電子回路の平面レイアウト構成を提供することにある。

〔課題を解決するための手段〕

上記本発明の目的は、ＴＰＴを利いた回路において、（
１）上記ＴＰＴのゲートおよび上記ゲートに接続される
入力配線の領域が、ドレインおよびソースの領域と各々
重畳部分を有し、上記ドレインの領域との重畳部分とソ
ースの領域との重畳部分はその面積が異なるような配置
とすることにより構成される。より具体的な手段の開示
としては、ドレインおよびソースの領域の一方を横切る
様に入力配線の領域をレイアウトし、あるいはさらにこ
の入力配線の領域がドレインの領域およびソースの領域
の一方と非晶質半導体薄膜層を界して重畳するようにレ
イアウトすることにより達成される。

（２）また、交流接地側につながるドレインおよびソー
ス領域のうちの一方の領域を面積の大きい凹形形状とし
、ＴＰＴゲートを通してドレインおよびソース領域のう
ちの他方の領域を面積の小さい凸形状とすること。

さらに（３）ゲート絶縁膜下にあるゲート電極配線をコ
ンタクト穴を介してゲート絶縁膜面に出し。

ソースあるいはドレイン領域とコンタクトをとることの
いずれかにより達成される。

〔作用〕

上述の構成により本発明のＴＰＴ回路においては、無駄
な面積の削減、寄生容量および抵抗の低減、ｇｍの拡大
を図ることができる。したがって、ＴＰＴの易動度の向
上が望めない場合でも、所望の応答速度を実現すること
が可能となり、ＴＰＴ回路の実用性或は応用分野を広げ
ることができる。

〔実施例〕

以下、本発明を実施例を用いて詳細に説明する。

第１図は本発明のＴＰＴ電子回路の平面レイアウト構成
を示した図である。第１図において、１８はＴＰＴ電子
回路を構成する本発明のＴＰＴである。１９はＴＰＴを
構成する例えばドレイン領域の平面パターン、２０は例
え＆ｆソース領域を形成する平面パターン、２１はゲー
トおよびゲートへの入力配線の領域を形成する平面パタ
ーン、また２２は能動層を形成する非晶質半導体パター
ンである。

第７図（ａ）および（ｂ）は従来構成法によりレイアウ
トしたＴＰＴの平面構成を示しており。

同図において２１−１．２１−２はゲート領域およびゲ
ート領域への配線を示す平面パターンを示している。従
来法によるゲートおよび入力配線のパターン２１−１　
（または２ｌ−２）は第１図に示した本発明のパターン
と異なり、パターン２ｌ−１（または２ｌ−２）はドレ
イン領域１９やソース領域２０と交差していない（ただ
しゲートの領域はソースおよびドレインの領域と等しい
面積の重畳部分を有する。）、このような場合、互いの
パターンが交差するのを回避するようにレイアウトしで
あるので２つのパターン（ゲートとドレイン、或いはゲ
ートとソース）が短絡するという問題の発生は抑えるこ
とができる。しかし乍ら、ゲート配線の迂回によってゲ
ート配線の寸法はＬだけ長くなる。先にも述べたように
ＴＰＴの易動度は低いので１回路に要求される所望のｇ
ｍ（或は電流）を得ようとするとＴＰＴのチャンネル幅
Ｗは数千μｍから場合によっては致方μｍに及ぶ。

この結果、迂回の寸法は通常の単結晶半導体集積回路か
ら見ると極めて長くなり配線領域に寄生する抵抗を大き
く増大させる。ここで、ゲート配線にはＴＰＴの特性及
び製作上の制約から一般にＣｒやＴａ等の材料が用いら
れる。これらの材料は単結晶半導体集積回路で用いられ
るＡＱに比べると導電率は低く、さらに材料の膜厚も０
．１〜０．２μ°ｍと薄い（単結晶半導体回路における
ＡＩ２の一般的な膜厚は０．６〜１．０μｍ）、したが
って、迂回配線に寄生する抵抗は単結晶半導体集積回路
に比べると３〜４桁も大きくなる。また配線に伴って発
生する無駄な面積も大きくなり、これがＴＰＴ電子回路
の集積密度を落す要因になっている（配線により消費す
る面積は配線幅をＷとするとＬＸＷで与えられる）。

したがって、ゲート配線の迂回はＴＰＴ回路にとってゆ
ゆしき問題である。

本発明においては、ゲートへの配線は迂回せずドレイン
或はソース領域を横切って直接ゲート領域に入るため、
配線抵抗および無駄な配線面積を殆んどＯに抑えること
ができる。配線面積の削減はＴＰＴのチャンネル幅（Ｗ
）が大きいだけに集積密度を著しく向上させることがで
きる０例えばＷを１００００　ｐ　ｍ　、配線幅りを３
０μｍ、配線の存在のため左右に設ける開帳を各々１０
μｍと仮定すると制限できる面積は５ｏｏｏｏｏμｍ”
に及ぶ、この面積の中に回路の構成要素であるｇｍが中
位、或は小さくてよいＴＰＴを複数にわたって配列する
ことができるので数倍の集積密度向上を期待することが
できる６反面、本発明においてはゲート配線とドレイン
又はソース領域が交差するため、この交差部でゲート配
線の作る凸部段差が原因となり、ドレインまたはソース
がゲート配線と短絡する危険性が高い、この短絡の発生
を防止するため、本発明においては非晶質半導体パター
ン２２の一部を拡張して交差部に相当する部分に非晶質
半導体パターン２３を形成する様に工夫されている０本
パターンはゲートパターン（例えば、より始めの工程で
作る場合には下層になる）とドレインまたはソースパタ
ーン（例えばより後の工程で作る場合には上層になる）
の間に介在させるようにする（例えば本パターンをゲー
ト製作工程とドレイン製作工程の間で製作する）、この
結果１本パターン（２３）はゲート配線とドレイン（ま
たはソース）間のバッファ層となり、交差部における短
絡の発生を防止することが可能となる。ここで、非晶質
半導体層の抵抗はゲートなど電界の加わる領域以外の部
分では一般に１０１工Ωと大きく本パターンはゲート配
線とドレイン（またはソース）の間の絶縁層としての役
割を果す。

第３図は第１図で説明した本発明のＴＰＴ平面構成を種
々の回路に応用した場合の平面構成を示している。第３
図（ａ）は共通のドレイン、ソースを持つＴＰＴに複数
個（ｎ＞２）のゲートを入力する場合の実施例を示して
いる（ここではｎ＝２の場合を示した）、２１’　−１
および２１−２’は配線を含めたゲート領域を形成する
パターン。

２２’−１，２２’　−２は能動領域を形成する非晶質
半導体パターン、２３’　−１および２３′２は交差部
に設けた非晶質半導体パターン、１９はドレイン（また
はソース）パターン、２０はソース（またはドレイン）
パターンである。ここでは非晶質半導体パターンを２つ
の領域２２’　−１゜２２’−２に分離したが一体化し
ても支障はない。

第３図（ｂ）は複数ｍ（ｎ＞２）のＴＰＴを直列に接続
したＡＮＤ回路を示している。ここでは２人力（ｎ＝２
）の場合を示した。１９はドレイン（またはソース）パ
ターン、２４はＴＰＴ１８−１のソース（またはドレイ
ン）およびＴＰＴ１８−２のドレイン（またはソース）
を形成するパターンである。２０はＴＰＴ１８−２のソ
ース（またはドレイン）パターンである。２２’　−１
゜２２’−２は能動領域を形成する非晶質半導体パター
ン、また２３’−１，２３’　−２は交差部に設けた非
晶質半導体パターンである。

第３図（ｃ）は１つのゲート入力が隣接する複数個（ｎ
Σ２、ここではｎ＝２の場合を示した）のＴＰＴにわた
って入る場合を示している。１９−１．１９−２は各々
ＴＰＴ１８−１．１８−２のドレイン（またはソース）
パターン、２０−１゜２０−２は各々ＴＰＴ１８−１．
１８−２のソース（またはドレイン）パターン、２１′
は２個のＴＰＴ１８−１．１８−２にまたがって入る配
線領域を含めたゲートパターン、また、２３’　−１゜
２３’　−２および２３’　−３はゲートパターンとド
レイン（またはソース）パターンの交差部に設けた非晶
質半導体パターンである。

第４図は寄生容量の増加等を伴うことなくｇｍの拡大を
図るＴＰＴの平面構成を示している。

２５はドレイン２６．ソース２７．ゲートパターン２８
から構成されるＴＰＴパターン、また、２９は能動層を
形成する非晶質半導体パターンである。この様なパター
ン構成とすることによりソースパターン２７の両側にチ
ャンネルを形成することができるため、ソースパターン
の面積を従来と同様の大きさに保ち乍ら、チャンネル幅
Ｗを従来（Ｗ）の２倍Ｗ＝２Ｘｗに向上させることがで
きる、すなわち、ｇｍを２倍に向上することができる。

ここでドレイン（またはソースと称してもよい）を所定
の電圧（例えば電源電圧、アース電圧など）が加わる端
子、ソースをこれから電圧の供給を受ける端子（すなり
ちＴＦＴ２５がオフ状態にある時はフローティング状態
におかれる端子）に設定するようにする１種々の回路を
構成する場合にこの様な設定を行うことによりソース（
またはドレインと称してもよい）端子に電圧が現われる
時間（以下、立上り時間と称する）、或はソース端子に
保持されていた電圧が放電するに要する時間（以下、立
下り時間と称する）を速くすることが可能になる。本実
施例においては、ソース２７に寄生する容量は従来と同
様のＣ，ドレイン２７に寄生する容量はＷを大きくした
分だけ増加し、ここではチャンネルにあずからないドレ
イン配線領域２６−１も含めると２ＸＣ〜３ＸＣとなる
。しかし、ドレイン部は所定の電圧（直流でも交流でも
よい）が加わっており電圧が固定された状態にあるので
寄生容量が増加しても回路のスイッチング速度に与える
影響は殆んどない、一方、ソース２７の立上り、立下り
時間は、容量が従来と同様に保たれ、かつＴＰＴのｇｍ
が２倍に向上しているため、立上り（或は立下り）時間
は従来に比べて１／２に減少する（すなわち回路のスイ
ッチング速度を２倍に向上することができる）。

第４図（ｂ）はゲートパターン、非晶質半導体パターン
を拡張して、領域３０もＴＰＴのチャンネルとして利用
するようにしたＴＰＴの平面構成を示している。ここで
、領域３０の形成するチャンネル幅（図面ではΔＷで表
わした）をＷとなる様に設計すると（ΔＷ＝Ｗ）、ソー
スパターンの寄生容量は従来と同じ値に保ち乍ら、ＴＰ
Ｔのチャンネル幅Ｗを従来の３倍（Ｗ＝３Ｘｗ）に向上
することができる。したがって、ＴＰＴを本構成の様な
パターンとし、ドレイン２６に所定の電圧を、ＴＰＴが
オフ状態においてはソース２７をフローティング状態に
おくように設定することにより、回路のスイッチング速
度を３倍に向上することができる。また、第４図（ｃ）
はゲートパターンを同図（ｂ）に示したようにソースパ
ターン２７全体にわたって設けるのではなく、２８＃に
示すように必要な領域に設けるようにした実施例である
。

液晶表示パネルを構成するＴＰＴは単体のＴＰＴを二次
元状に配列したアレーであり論理回路のように前段出力
を次段へ入力する。或は一方ＴＦ’Ｔのドレインを別の
ＴＰＴのソースにつなぐという電気的接続の概念は、今
までの段階では必要なかった。しかし乍ら、ＴＰＴで論
理回路と駆動回路等を構成しようとする場合には、ＴＰ
Ｔ間の接続が大切な課題となる。複数のＴＰＴを接続す
る場合、その種類は、（１）ドレイン同志（またはソー
ス同志）の接続、（２）ドレインとソース（またはソー
スとドレイン）の接続、（３）ドレイン（またはソース
）とゲートの接続の３つに大別することができる。この
３つのうち、（１）と（２）は一般に同一工程同志（或
は同一材料同志）の接続であり、従来のＴＰＴマトリッ
クスと同じ様に単に配線間の接続を行えばよい。一方、
（３）の様な場合の接続は、一般に工程（或は材料）が
異なるので接続に適した手段を考えることが必要となる
。

第５図は接続方法に関する実施例を示したちのである。

第５図（ａ）において、３１はドレイン（またはソース
）等と同一工程で作られた配線パターン（例えばＡＱ、
Ｃｒなど）、３２はゲートと同一工程で作られた配線パ
ターン、また３３は前記２つの配線を接続するコンタク
ト孔パターンである。第５図（ｂ）、（ｃ）は同図（ａ
）に示したパターンをｙ−ｙ’面で切った断面構造を示
している。同図（ｂ）はドレイン（またはソース）３１
′をより前の工程（下層）で作り、ゲート３２′をより
後の工程（上層）で作る場合を示している。３３′は両
配線を電気的に絶縁するための絶縁層３４（例えばＳ　
ｉ　Ｎｘ、　Ｓ　ｉ　Ｏ２，Ｔ　ａ　２０ｂ。

ＡＱｘＯｓなど）の一部に穿孔したコンタクト用の穴を
示しており、ゲート３２′はこのコンタクト穴３３′を
介しドレイン３１′に電気的に接続される。一方、同図
ＣＱ）はドレインとゲートの製作を同図（ｂ）の場合と
逆にした場合を示している。同図（ｄ）は同図（ａ）に
示したドレインおよびゲートのパターン領域の寸法を同
図（ａ）の場合と逆にした場合を示している０図（ａ）
、（ｄ）いずれの場合においても配線間の層間短絡を防
止する或は信頼性の向上を図るためコンタクト孔パター
ン３３（または３３′）は配線３１（３１′）。

３２（３２’）より寸法を小さくすることが望ましい。

すなわち、コンタクト穴の上部および下部を配線３１（
３１’）、戒は３２（３２’　）で所定のゆとり寸法を
もって覆うことが望ましい。このゆとり寸法はＴＰＴ回
路を製作するプロセス技術にも依存するが、現在の技術
では数μｍ、将来、微細加工技術が開発された場合には
０．５〜１μｍ程度が必要になろう。

論理回路をはじめとする種々の回路においては、ゲート
とドレインを接続する飽和型接続を使用する場合がある
。第６図に飽和接続型ＴＰＴの平面構成を示す。第６図
（ａ）はドレイン３５とゲート３７を接続した飽和接続
型ＴＰＴの回路構成を示している。また３６はソース、
３８はドレインとゲートの接続点を示している。第６図
（ｂ）は同図（ａ）に示したＴＰＴ回路の平面パターン
の一例を示している。３５′は配線領域を含んだドレイ
ンパターン、３６′は配線領域を含んだソースパターン
、３９は能動層を形成する非晶質半導体パターン、３７
′はゲートパターンであり、ドレイン領域の一部でコン
タクト穴３８を介してドレインパターンと電気的に接続
されている。

第８図は易動の小さいＴＰＴのｇｍを向上しスイッチン
グ速度を上げるため、ゲート・ソース間にゲート・ソー
ス結合用の容量を設けた実施例を示している。第８図（
ａ）は結合用容量Ｃｃをゲート４２とソース４１に設け
たＴＰＴの回路構成を示している。第８図（ｂ）は同図
（、）に示したＴＰＴ回路の平面パターンの一例を示し
ている。

４０’　は配線領域を含んだドレインパターン、４１′
は配線領域を含んだソースパターン、４２′は容量Ｃｃ
を形成するためゲート領域４２′のみならずソース領域
４１′まで拡張したゲートパターン、４３は第１図の実
施例の場合と同じ様に能動層を形成する非晶質半導体パ
ターンをゲートとソース領域が重なり合うソース領域ま
で拡張したパターンである。本実施例においてはパター
ン４２′の領域がパターン４１′の領域より大きい例を
示したがパターン４２′をパターン４１′より小さくす
るようにしても支障はない。本発明の様な結合容量ＣＣ
を設けることによりゲート端子（４２）の電圧を だけ上昇させることが可能になる。上式において、Ｇｏ
はゲート４２に寄生する容量、ＶＳはドレイン４０に供
給した電圧によりソース４１に得られる電圧であり、例
えばＶｓをＴＰＴ液晶表示装置で一般的な値である１０
〜２０Ｖ、ＣｃをＣａの５倍に設計するとゲート電圧を
８〜１６Ｖも高めることができる。これはＴＰＴ回路に
外部より１０〜２０Ｖの電圧を供給すると回路内部では
供給電圧の約２倍に相当する１８〜３６Ｖのゲート電圧
が得られることに相当し、ＴＰＴのｇｍを約２倍に高め
ることが可能になる。

〔発明の効果〕

本発明によれば、ＴＰＴ回路のレイアウト占有面積を低
減することにより寄生容量および配線抵抗を減らすこと
ができる、ＴＰＴのレイアウト形状と印加電圧の組合せ
を最適化することによりｇｍの拡大および寄生容量の低
減を図ることができる。したがって、これまで問題とさ
れてきたＴＰＴ電子回路の応答速度および集積度を改善
することができる。これは、将来、ＴＰＴ電子回路の高
速化、或は、製作歩留りの向上を図る場合に非常に優れ
た手段となり、本発明のもたらす実用価値は極めて大き
い。

【図面の簡単な説明】

第１図は本発明のＴＰＴ回路の平面構成を示す図、第２
図は従来のＴＰＴ回路の構成を示す図、第３図、第４図
、第５図、第６図および第８図は本発明の第１図の実施
例とは異なる素子構成の実施例を示す図、第７図は従来
のＴＰＴ回路の平面構成を示す図である。 １９・・・ドレイン（またはソース）パターン、２０・
・・ソース（またはドレイン）パターン、２１・・・ゲ
ートおよび入力配線パターン、２２・・・能動層形成用
非晶質半導体パターン、２３・・・交差部形成用非晶質
半導体パターン、２５・・・ｇｍを拡大したＴＰＴパタ
ーン、３３・・・コンタクト穴パターン、Ｃｃ・・・ゲ
ート・ソース結合容量。 （ｂ） ／３−１ ／ざ−ｌ −−−ミ 一一一一 一一一 〉 一一一 循 区 ＜Ｃ） 第 図 ζ久） （ｂン χ 区 （ｂ） （Ｃ） Ｌ−−１・ （沃） Ｌ＋＋＋−＋＋−−−−Ｊ

Claims (1)

1. 【特許請求の範囲】 １、非晶質半導体を用いた薄膜トランジスタ回路におい
   て、上記回路を構成する所定の薄膜トランジスタへの入
   力配線領域が上記トランジスタのドレイン領域およびソ
   ース領域の一方を 横切つて上記トランジスタのゲートに入力されることを
   特徴とする薄膜トランジスタ回路。 ２、請求項１において、上記入力配線領域と上記ドレイ
   ン領域および上記ソース領域の一方とが、上記非晶質半
   導体から成る薄膜層を介在して重畳することを特徴とす
   る薄膜トランジスタ回路。 ３、非晶質半導体を用いた薄膜トランジスタ回路におい
   て、ソース領域およびドレイン領域の一方のうちの少な
   くとも一部を囲むようにソース領域およびドレイン領域
   の他方を設け、上記ソース領域およびドレイン領域のう
   ち領域面積の大きい領域を交流接地側端子とすることを
   特徴とする薄膜トランジスタ回路。 ４、非晶質半導体を用いた薄膜トランジスタ回路におい
   て、ソース領域およびドレイン領域の一方につながる配
   線とゲート領域につながる配線を、上記２つの配線の間
   に介在する絶縁膜の一部領域に、コンタクト穴を形成す
   ることにより、上記ソース領域およびドレイン領域の一
   方につながる配線とゲート領域につながる配線とを電気
   的に接続することを特徴とする薄膜トランジスタ回路。 ５、非晶質半導体を用いた薄膜トランジスタ回路におい
   て、上記回路を構成する所定の薄膜トランジスタのゲー
   トおよび上記ゲートに接続される入力配線の領域が、上
   記薄膜トランジスタのドレインおよびソースの各々の領
   域と重畳部分を有し、上記ドレインの領域との重畳部分
   とソースの領域との重畳部分はその面積が異なることを
   特徴とする薄膜トランジスタ回路。 ６、請求項５において、上記ドレインの領域との重畳部
   分の方が上記ソースの領域との重畳部分よりも面積が大
   きいことを特徴とする薄膜トランジスタ回路。 ７、請求項５において、上記ソースの領域との重畳部分
   の方が上記ドレインの領域との重畳部分よりも面積が大
   きいことを特徴とする薄膜トランジスタ回路。 ８、非晶質半導体を用いた薄膜トランジスタ回路におい
   て、上記回路を構成する所定の薄膜トランジスタのゲー
   トに接続される配線が、上記薄膜トランジスタのゲート
   の領域の長手方向に対しほぼ直交する方向から上記ゲー
   トに接続されることを特徴とする薄膜トランジスタ回路
   。