KR101575175B1 - 박막 트랜지스터 기판 - Google Patents

박막 트랜지스터 기판 Download PDF

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KR101575175B1
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Abstract

저항값을 감소시킨 박막 트랜지스터 기판에 관한 것이다. 상기 박막 트랜지스터 기판은 비표시 영역과 표시 영역이 정의된 절연 기판, 상기 표시 영역 상에 형성되고, 제1 방향으로 연장되는 게이트선, 상기 게이트선과 동일한 배선 레벨에 형성되고, 상기 제1 방향과 다른 제2 방향으로 연장되어 형성된 제1 스토리지선, 상기 게이트선 및 상기 제1 스토리지선보다 높은 배선 레벨에 형성되고, 상기 비표시 영역에서부터 상기 제1 스토리지선을 가로질러 상기 표시 영역까지 연장되어 형성되고, 상기 게이트선과 전기적으로 연결된 출력 배선을 포함한다.
디스플레이, 저항

Description

박막 트랜지스터 기판{Thin film transistor array substrate}
본 발명은 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터(Thin film transistor) 어레이는 액정 표시 장치(Liquid crystal display apparatus) 또는 유기 발광형 표시 장치(Organic electroluminescence display device)와 같이 표시장치에 사용된다. 상기 박막 트랜지스터 기판은 스캔 신호를 전송하는 스캔 신호선(게이트선), 데이터 신호를 전송하는 데이터 신호선, 게이트선과 데이터 신호선에 연결되는 복수의 박막 트랜지스터, 게이트 신호선을 덮고 절연시키는 게이트 절연막, 게이트 선의 일부분인 게이트 전극, 채널을 형성하는 반도체층, 데이터 선의 일부분인 소스·드레인 전극, 보호막 층이 형성된다. 박막 트랜지스터들은 게이트 선으로부터의 스캔 신호에 응답하여 데이터 신호로부터 픽셀 전극으로 공급되는 데이터 신호를 전송하거나 차단하기 위한 스위칭 소자로서 작용한다. 박막 트랜지스터 기판은 공통 전극을 공급하는 복수의 스토리지(storage) 라인을 포함한다.
스토리지 라인을 형성하는 데 있어서 저항값을 감소시키는 것은 매우 중요하다. 이는 공통 전극 신호의 지연에 저항의 값이 관련되어 있기 때문이다.
본 발명이 해결하고자 하는 과제는, 저항값을 감소된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 일 태양(aspect)은, 비표시 영역과 표시 영역이 정의된 절연 기판, 표시 영역 상에 형성되고, 제1 방향으로 연장되는 게이트선, 게이트선과 동일한 배선 레벨에 형성되고, 제1 방향과 다른 제2 방향으로 연장되어 형성된 제1 스토리지선, 게이트선 및 제1 스토리지선보다 높은 배선 레벨에 형성되고, 비표시 영역에서부터 제1 스토리지선을 가로질러 표시 영역까지 연장되어 형성되고, 게이트선과 전기적으로 연결된 출력 배선을 포함한다.
박막 트랜지스터 기판은 표시 영역 상에 형성되고 게이트선과 연결된 게이트 전극과, 게이트 전극 상에 형성된 반도체층과, 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하고, 출력 배선은 소스 전극 및 드레인 전극과 동일한 배선 레벨에 형성될 수 있다.
출력 배선은 소스 전극 및 드레인 전극과 동일한 물질로 형성될 수 있다.
박막 트랜지스터는 소스 전극 및 드레인 전극 상에 형성되고, 드레인 전극과 전기적으로 연결된 화소 전극을 더 포함하고, 게이트선과 출력 배선은, 화소 전극과 동일한 배선 레벨에 형성되는 연결 배선을 통해서 연결될 수 있다.
연결 배선은 화소 전극과 동일한 물질로 형성될 수 있다.
게이트선 상에 형성된 게이트 절연막과, 게이트선과 출력 배선이 형성되어 있는 절연 기판 상에 형성된 보호층과, 게이트 절연막과 보호층을 관통하여, 게이트선의 일부를 노출하는 제1 컨택홀과, 보호층을 관통하여 출력 배선의 일부를 노출하는 제2 컨택홀을 더 포함하고, 연결 배선은 제1 컨택홀을 통해서 게이트선과 접촉하고, 제2 컨택홀을 통해서 출력 배선과 접촉하도록 형성될 수 있다.
제1 스토리지선과 동일한 배선 레벨에 형성되고, 제1 스토리지선으로부터 분지되어 제2 방향과 다른 제3 방향으로 연장되는 제2 스토리지선을 더 포함할 수 있다.
제1 스토리지선의 폭은 제2 스토리지선의 폭보다 넓을 수 있다.
제3 방향과 제1 방향은 동일한 방향일 수 있다.
비표시 영역에는 게이트 드라이버가 형성되고, 출력 배선을 통해서 게이트 드라이버의 출력 신호인 게이트 온/오프 신호가 출력될 수 있다.
게이트 드라이버는 다수의 비정질 규소 박막 트랜지스터를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 다른 태양(aspect)은, 표시 영역과 비표시 영역으로 구분되는 절연 기판, 표시 영역에 형성되고 제1 방향으로 연장되는 복수의 게이트선과, 게이트선들과 교차하며 절연되 는 복수의 데이터선, 비표시 영역에 형성되고 게이트 온/오프 신호를 공급하는 게이트 드라이버, 및 제1 방향과 다른 제2 방향으로 연장되며, 비표시 영역에 배치되는 제1 스토리지선과, 제1 방향으로 연장되는 제2 스토리지선을 포함하는 스토리지 전극선을 포함하되, 제1 스토리지선의 폭은 제2 스토리지선의 폭보다 넓다.
게이트 드라이버는 다수의 비정질 규소 박막 트랜지스터를 포함할 수 있다.
제2 스토리지선과 제1 스토리지선은 동일한 메탈로 형성될 수 있다.
제2 스토리지선과 게이트선은 동일한 메탈로 형성될 수 있다.
게이트 드라이버는 제 1 게이트 드라이버와 제 2 게이트 드라이버를 포함하고, 제 1 게이트 드라이버와 제 2 게이트 드라이버는 동일한 게이트선에 연결될 수 있다.
게이트 드라이버는 제1 게이트 드라이버와 제2 게이트 드라이버를 포함하고, 제 1 게이트 드라이버 및 제 2 게이트 드라이버는 서로 다른 게이트선에 각각 연결되고, 제 1 게이트 드라이버 및 제 2 게이트 드라이버에서 출력되는 게이트 온/오프 신호의 위상은 서로 상이할 수 있다.
게이트 드라이버의 출력 배선은 제1 스토리지선과 교차하며, 절연될 수 있다.
게이트 드라이버의 출력 배선과 게이트선은, 화소 전극과 동일한 배선 레벨의 연결 배선에 의하여 서로 연결될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판" 은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판" 은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
"a 배선과 b 배선이 동일한 배선 레벨에 있다"는 의미는, a배선과 b배선이 동일한 하부층 상에 형성되어 있다는 의미이다. 이 경우, a배선과 b배선은 동시에 동일한 물질로 만들어질 수 있으나, 이에 한정되는 것은 아니다. 즉, a배선과 b배선은 따로 만들어질 수도 있고, 다른 물질로 만들어질 수도 있다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 구조를 나타낸 도면이다.
도시된 바와 같이 박막 트랜지스터 기판은 표시 영역과 비표시 영역으로 구분될 수 있다. 복수의 게이트선들(100)은 표시 영역 상에서 제1 방향(예를 들어, 가로 방향)으로 연장되고, 복수의 데이터선들(110)은 제2 방향(예를 들어, 세로 방향)으로 게이트선들(100)과 교차하여 절연된다. 복수의 박막 트랜지스터들(미도시, 도2 참조)은 인접한 게이트선(100)과 데이터선(110)에 연결된다.
도 2는 도 1에 도시된 박막 트랜지스터의 단면도를 나타낸다.
도 2를 참조하면, 박막 트랜지스터는 복수의 구성요소를 포함한다. 게이트 전극(200)은 상기 게이트선(100)과 연결되며 절연 기판의 상면에 형성된다. 게이트 절연막(210)은 게이트 전극(200)의 상면에 형성된다. 반도체층(220)은 게이트 절연막(210) 및 게이트 전극(200)의 상면에 형성된다. 오믹층(230)은 반도체층(220)의 상면에 형성된다. 오믹층(230)은 불순물이 도핑된 반도체층일 수 있다. 오믹층(230)은 반도체층(220)의 상면 표면과 접촉하고, 분리되어 게이트 전극(200)의 상면에 형성된 반도체층(220)을 노출시킨다. 소스 전극(240)과 드레인 전극(250)은 서로 이격되어 배치되고 오믹층(230)의 부분의 상면에 형성된다. 보호층(260)은 소스 전극(240)과 드레인 전극(250)의 상면에 형성되고, 보호층(260)은 콘택홀(Contact hole)을 포함한다. 화소 전극(270)은 컨택홀을 통해서 드레인 전극(250)과 연결된다.
게이트 드라이버(120)는 패널에 직접 형성되고 복수의 게이트선(100)과 연결된다. 게이트 드라이버(120)는 다수의 비정질 규소 박막 트랜지스터를 이용하여 제조될 수 있다. 게이트 드라이버(120)는 각 게이트선들(100)에 연결되는 복수의 스 테이지(120-1,∼, 120-N)를 포함한다. 게이트 드라이버(120)는 시프트 레지스터(Shift register)와 같이 동작한다. 즉, 게이트 드라이버(120)는 게이트 온 신호를 각 게이트선(100)에 인가한다. 각 스테이지(120-1,∼, 120-N)는 스테이지(120-1,∼, 120-N)에 포함되어 있는 각 박막 트랜지스터들의 턴온 또는 오프 작용에 의하여 게이트 온 신호 또는 게이트 오프 신호를 출력한다.
스토리지 전극선(130)은 두개의 부분, 즉, 제1 스토리지선(133), 제2 스토리지선(131)을 포함한다. 스토리지 전극선(130)의 제1 스토리지선(133)은 제2 방향(예를 들어, 세로 방향)으로 확장하며, 비표시 영역에 형성된다. 제1 스토리지선(130)은 게이트선과 동일한 배선 레벨에 형성된다. 스토리지 전극선(130)의 제1 스토리지선(133)의 일단노드는 외부서킷으로부터 공통 전압이 인가될 수 있다.
스토리지 전극선의 제2 스토리지선(131)은 제3 방향으로 연장될 수 있다. 여기서, 제3 방향은 제1 방향(예를 들어, 가로 방향)과 동일한 방향일 수 있다. 제2 스토리지선(131)은 인접한 두 개의 게이트선들(100)사이에 형성되고, 게이트선들(100)과 절연된다. 그러나 스토리지 전극선(130)의 위치는 상기 인접한 두 개의 게이트선 사이로 한정되는 것은 아니다.
또한, 제2 스토리지선(131)은 제1 스토리지선(133)과 동일한 배선 레벨에 형성되고, 도시된 것과 같이, 제1 스토리지선(133)으로부터 분지된 것일 수 있다. 제2 스토리지선(131)은 제1 스토리지선(133)는 동일한 물질, 예를 들어, 메탈로 이루어질 수 있다.
도 3은 도 1의 점선부분을 상세하게 나타낸 도면이다.
도 3을 참조하면, 출력 배선(140)은 게이트선(100) 및 제1 스토리지선(133)보다 높은 배선 레벨에 형성되고, 비표시 영역에서부터 제1 스토리지선(133)을 가로질러(즉, 제1 스토리지선과 교차하며) 표시 영역까지 연장되어 형성되고, 게이트선(100)과 전기적으로 연결되어 있다.
또한, 출력 배선(140)은 소스 전극(도 2의 240) 및 드레인 전극(도 2의 250)과 동일한 배선 레벨에 형성된다. 또한, 출력 배선(140)은 소스 전극(240) 및 드레인 전극(250)과 동일한 물질로 형성될 수 있다.
스토리지 전극선(130)은 게이트선을 형성하는데 사용되는 메탈로 만들어진다. 제2 방향으로 연장하는 제1 스토리지선(133)의 폭은 제1 방향으로 연장하는 제2 스토리지선(131)의 폭보다 더 넓다. 스토리지 전극선(130)은 저항값과 관련된다. 스토리지 전극선(130)의 폭이 증가하면, 저항값이 감소한다. 스토리지 전극선(130)의 폭을 넓게 형성함으로서, 공통 전압 신호의 지연이 감소된다.
스토리지 전극선(130)에서 제1 방향으로 연장하는 제2 스토리지선(131)의 폭은 개구율에 관련된다. 스토리지 전극선(130)에서 제1 방향으로 연장하는 제2 스토리지선의 폭이 증가하면, 개구율이 감소된다.
게이트 구동부의 각 스테이지의 출력 배선(140)은 드레인 전극(250)을 형성하는데 사용되는 동일한 메탈로 만들어진다. 각 스테이지의 출력 배선(140)은 게이트선들(100)에 게이트 온 신호와 게이트 오프 신호를 공급하기 위하여 연결되어야 한다.
게이트 드라이버의 각 스테이지의 출력배선(140)은 스토리지 전극선에서 세 로방향으로 연장되는 제1 스토리지선(1330)과 교차한다. 본 발명에서는 화소 전극(270)과 동일한 배선 레벨에 형성되어 있는 연결 배선(272)이 이들을 연결하기 위하여 사용된다. 이러한 연결 배선(272)은 화소 전극(270)과 동일한 물질로 이루어질 수 있다. 게이트 드라이버의 각 스테이지의 출력 배선(140)은 보호층(260)으로 덮여 있다. 그리고 게이트선(100)은 게이트 절연막(210)과 보호층(260)으로 덮여 있다. 연결 배선(272)에 의하여 그것들을 연결하기 위하여 출력 배선(140)을 덮고 있는 보호층(260)을 관통하는 제1 컨택홀이 형성되어 있고, 게이트선(100)을 덮고 있는 게이트 절연막(210)과 보호층(260)을 관통하는 제2 컨택홀이 형성되어 있다. 연결 배선(272)은 제1 컨택홀을 통해서 게이트선(100)과 접촉하고, 제2 컨택홀을 통해서 출력 배선(140)과 접촉한다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 구성을 나타낸 도면이다. 도시된 바와 같이, 게이트 드라이버를 제외하고 도 4의 대부분의 구성들은 도 1의 구성들과 유사하다.
복수의 게이트 드라이버(400)는 박막 트랜지스터 기판에 직접 형성된다. 제 1 게이트 드라이버(401)과 제 2 게이트 드라이버(402)는 게이트선에 연결된다. 특히, 제 1 게이트 드라이버(401)의 N번째 스테이지와 제 2 게이트 드라이버(402)의 N번째 스테이지는 동일한 게이트선(100)에 연결된다. 이로 인하여 게이트 온 신호와 게이트 오프 신호의 지연이 감소한다. 게이트 드라이버의 각 스테이지의 출력 배선과 게이트선간의 연결은 도 2의 구성과 동일하다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 구성을 나 타낸 도면이다. 도시된 바와 같이, 게이트 드라이버를 제외하고 도 5의 대부분의 구성들은 도 4의 구성들과 유사하다.
복수의 게이트 드라이버(500)은 박막 트랜지스터 기판에 직접 형성된다. 제 1 게이트 드라이버(501)과 제 2 게이트 드라이버(503)은 게이트선들에 연결된다. 특히, 제 1 게이트 드라이버(501)의 N번째 스테이지와 제 2 게이트 드라이버(503)의 N번째 스테이지는 인접한 서로 다른 게이트선에 각각 연결된다. 제 1 게이트 드라이버(501)에서 출력되는 게이트 온/오프 신호와, 제 2 게이트 드라이버(502)에서 출력되는 게이트 온/오프 신호는 서로 상이한 위상을 갖는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조를 나타낸 도면이다.
도 2는 도 1에 도시된 박막 트랜지스터의 단면도를 나타낸다.
도 3은 도 1의 점선부분을 상세하게 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 구성을 나타낸 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 구성을 나타낸 도면이다.

Claims (19)

  1. 비표시 영역과 표시 영역이 정의된 절연 기판;
    상기 표시 영역 상에 형성되고, 제1 방향으로 연장되는 게이트선;
    상기 게이트선과 동일한 배선 레벨에 형성되고, 상기 제1 방향과 다른 제2 방향으로 연장되어 형성된 제1 스토리지선;
    상기 게이트선 및 상기 제1 스토리지선보다 높은 배선 레벨에 형성되고, 상기 비표시 영역에서부터 상기 제1 스토리지선을 가로질러 상기 표시 영역까지 연장되어 형성되고, 상기 게이트선과 전기적으로 연결된 출력 배선을 포함하고,
    상기 제1 스토리지선과 동일한 배선 레벨에 형성되고, 상기 제1 스토리지선으로부터 분지되어 상기 제2 방향과 다른 제3 방향으로 연장되는 제2 스토리지선을 더 포함하는 박막 트랜지스터 기판..
  2. 제 1항에 있어서,
    상기 표시 영역 상에 형성되고 상기 게이트선과 연결된 게이트 전극과, 상기 게이트 전극 상에 형성된 반도체층과, 상기 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하고,
    상기 출력 배선은 상기 소스 전극 및 드레인 전극과 동일한 배선 레벨에 형성되는 박막 트랜지스터 기판.
  3. 제 2항에 있어서,
    상기 출력 배선은 상기 소스 전극 및 드레인 전극과 동일한 물질로 형성되는 박막 트랜지스터 기판.
  4. 제 2항에 있어서,
    상기 박막 트랜지스터는 상기 소스 전극 및 드레인 전극 상에 형성되고, 상기 드레인 전극과 전기적으로 연결된 화소 전극을 더 포함하고,
    상기 게이트선과 상기 출력 배선은, 상기 화소 전극과 동일한 배선 레벨에 형성되는 연결 배선을 통해서 연결되는 박막 트랜지스터 기판.
  5. 제 4항에 있어서,
    상기 연결 배선은 상기 화소 전극과 동일한 물질로 형성되는 박막 트랜지스터 기판.
  6. 제 4항에 있어서,
    상기 게이트선 상에 형성된 게이트 절연막과, 상기 게이트선과 상기 출력 배선이 형성되어 있는 절연 기판 상에 형성된 보호층과, 상기 게이트 절연막과 상기 보호층을 관통하여 형성된 제1 컨택홀과, 상기 보호층을 관통하여 형성된 제2 컨택홀을 더 포함하고,
    상기 연결 배선은 상기 제1 컨택홀을 통해서 상기 게이트선과 접촉하고, 상기 제2 컨택홀을 통해서 상기 출력 배선과 접촉하도록 형성되는 박막 트랜지스터 기판.
  7. 삭제
  8. 제 1항에 있어서,
    상기 제1 스토리지선의 폭은 상기 제2 스토리지선의 폭보다 넓은 박막 트랜지스터 기판.
  9. 제 1항에 있어서,
    상기 제3 방향과 상기 제1 방향은 동일한 방향인 박막 트랜지스터 기판.
  10. 제 1항에 있어서,
    상기 비표시 영역에는 게이트 드라이버가 형성되고, 상기 출력 배선을 통해서 상기 게이트 드라이버의 출력 신호인 게이트 온/오프 신호가 출력되는 박막 트랜지스터 기판.
  11. 제 10항에 있어서,
    상기 게이트 드라이버는 다수의 비정질 규소 박막 트랜지스터를 포함하는 박 막 트랜지스터 기판.
  12. 표시 영역과 비표시 영역으로 구분되는 절연 기판;
    상기 표시 영역에 형성되고 제1 방향으로 연장되는 복수의 게이트선과, 상기 게이트선들과 교차하며 절연되는 복수의 데이터선;
    상기 비표시 영역에 형성되고 게이트 온/오프 신호를 공급하는 게이트 드라이버; 및
    상기 제1 방향과 다른 제2 방향으로 연장되며, 비표시 영역에 배치되는 제1 스토리지선과, 상기 제1 방향으로 연장되는 제2 스토리지선을 포함하는 스토리지 전극선을 포함하되, 제1 스토리지선의 폭은 상기 제2 스토리지선의 폭보다 넓으며, 상기 제1 스토리지선과 제2 스토리지선은 동일한 배선 레벨에 형성되는 박막 트랜지스터 기판.
  13. 제 12항에 있어서,
    상기 게이트 드라이버는 다수의 비정질 규소 박막 트랜지스터를 포함하는 박막 트랜지스터 기판.
  14. 제 12항에 있어서,
    상기 제2 스토리지선과 상기 제1 스토리지선은 동일한 메탈로 형성되는 박막 트랜지스터 기판.
  15. 제 12항에 있어서,
    상기 제2 스토리지선과 상기 게이트선은 동일한 메탈로 형성되는 박막 트랜지스터 기판.
  16. 제 12항에 있어서,
    상기 게이트 드라이버는 제1 게이트 드라이버와 제2 게이트 드라이버를 포함하고,
    상기 제 1 게이트 드라이버와 상기 제 2 게이트 드라이버는 동일한 게이트선에 연결되는 박막 트랜지스터 기판.
  17. 제 12항에 있어서,
    상기 게이트 드라이버는 제1 게이트 드라이버와 제2 게이트 드라이버를 포함하고,
    상기 제 1 게이트 드라이버 및 상기 제 2 게이트 드라이버는 서로 다른 게이트선에 각각 연결되고,
    상기 제 1 게이트 드라이버 및 상기 제 2 게이트 드라이버에서 출력되는 게이트 온/오프 신호의 위상은 서로 상이한 박막 트랜지스터 기판.
  18. 제 12항에 있어서,
    상기 게이트 드라이버의 출력 배선은 상기 제1 스토리지선과 교차하며 절연 되는 박막 트랜지스터 기판.
  19. 제 18항에 있어서,
    상기 게이트 드라이버의 출력 배선과 상기 게이트선은, 화소 전극과 동일한 배선 레벨의 연결 배선에 의하여 서로 연결되는 박막 트랜지스터 기판.
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