JP2006073908A - 薄膜型電界効果トランジスタ、薄膜型電界効果トランジスタの製造方法、アクティブマトリクス回路および液晶表示装置 - Google Patents

薄膜型電界効果トランジスタ、薄膜型電界効果トランジスタの製造方法、アクティブマトリクス回路および液晶表示装置 Download PDF

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Abstract

【課題】側壁保護膜を利用したリフトオフ法を利用してソース・ドレイン電極およびそれを分離するチャネル開口部を形成することで、狭いゲート長を形成することを可能とする。
【解決手段】基板１１上に形成されたゲート電極１２と、ゲート電極１２を被覆するように基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたもので、線状のチャネル開口部２７により分割されたソース・ドレイン電極１４、１５と、チャネル開口部２３を埋め込むようにソース・ドレイン電極１４、１５上に形成されたチャネル層１７とを備えた薄膜型電界効果トランジスタ１である。
。
【選択図】図１

Description

本発明は、サブミクロンオーダーのゲート長を有する薄膜型トランジスタに関し、高価なリソグラフィー技術を用いることなく、安価かつ高歩留まりに作製することが容易な薄膜型電界効果トランジスタ、薄膜型電界効果トランジスタの製造方法、アクティブマトリクス回路および液晶表示装置に関するものである。
有機材料を用いた従来の薄膜型電界効果トランジスタ（以下、薄膜ＦＥＴ）を例に、薄膜ＦＥＴの製造方法を、図１６によって説明する。
図１６（１）に示すように、工程１では、基板１０１上に、ゲート電極１０２を形成する。基板１０１はポリエチレンテレフタレート（ＰＥＴ）やポリイミドなどのプラスチック基板であり、ゲート電極１０２はリフトオフ法によってパターンニングされたチタン（Ｔｉ）／金（Ａｕ）積層膜である。
次に、図１６（２）に示すように、工程２では、上記基板１０１の全面に、上記ゲート電極１０２を被覆するゲート絶縁膜１０３を成膜する。ゲート絶縁膜１０３は、例えばスパッタリングにより成膜されたＳｉＯ2膜である。続いて、ゲート絶縁膜１０３の上に、ソース電極１０４とドレイン電極１０５とを所定の距離だけ離間して形成する。この所定の距離がゲート長となる。これらの電極の形成は、ゲート電極１０２と同様に形成することができる。
次に、図１６（３）に示すように、工程３では、上記基板１０１上の全面に、チャネル層１０６を成膜する。チャネル層１０６は、例えば、抵抗加熱蒸着法によるペンタセン分子薄膜、もしくは、ポリチオフェンを主成分とする有機半導体薄膜である。
次に、図１６（４）に示すように、工程４では、上記チャネル層１０６上に、レジスト塗布技術およびフォトリソグラフィー技術によって、チャネル領域を被服するようにレジストパターン１０７を形成する。レジストとしては、例えばポリビニルアルコール（ＰＶＡ）が使われる。
次に、図１６（５）に示すように、工程５では、上記レジストパターン１０７をエッチングマスクに用いて、上記チャネル層１０６をエッチングし、素子間分離を行う。このときのエッチングには、例えば酸素（Ｏ2）プラズマを用いる。このようにして、ソース電極１０４とドレイン電極１０５との間に埋め込まれたチャネル層１０６の幅がゲート長となる。以上で、薄膜電界効果トランジスタ（薄膜ＦＥＴ）の要部が形成される（例えば、非特許文献１参照。）。
ところで、一般にＦＥＴの特性指標としては、伝達利得やドレイン最大電流が重要である。これらは、概ねゲート長が短いほど良好となるので、上記の有機ＦＥＴにおいては、工程５の図に示したゲート長が短いほど好ましい。例えば、有機ＦＥＴを画素トランジスタに用いて、液晶ディスプレイのアクティブマトリクス回路を構成する場合、画素の開口率を高めて高コントラストを得るために、有機ＦＥＴの占有面積はできるだけ小さいことが好ましい。有機ＦＥＴの占有面積を縮小するには、画素容量の充放電時間の要求を満足するようなチャネルの縦横比（Ｗ／Ｌ比）を保ったまま、耐圧の許す限り、ゲート長を狭めることが好ましい。
Hagen Klauk, David J.Gundlach, Mathias Bonse, Chung-Chen Kuo, Thomas N.Jackson著 「A reduced complexity process for organic thin film transistors」Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ｖｏｌ．７６ Ｎｏ．１３ ２０００年３月２７日 ｐ．１６９２−１６９４
解決しようとする問題点は、ゲート長のパターンニングをリソグラフィーで行おうとすると、寸法を縮小するほど、高価な露光装置が必要となり、製造コストが増大する点である。
本発明の薄膜型電界効果トランジスタは、基板上に形成されたゲート電極と、前記ゲート電極を被覆するように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたもので、線状のチャネル開口部により分割されたソース・ドレイン電極と、前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上に形成されたチャネル層とを備えたことを最も主要な特徴とする。
本発明の薄膜型電界効果トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート電極上のドレイン電極が形成される領域に犠牲層パターンを形成する工程と、前記犠牲層パターンの側壁部分にそって側壁保護膜を形成する工程と、前記犠牲層パターンを除去する工程と、前記側壁保護膜上方からソース・ドレイン電極材料を堆積して前記ゲート絶縁膜上にソース・ドレイン電極を形成する工程と、前記側壁保護膜および前記側壁保護膜上に堆積されたソース・ドレイン電極材料を除去して前記ソース・ドレイン電極にチャネル開口部を形成する工程と、前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上にチャネル材料層を形成する工程とを備えたことを最も主要な特徴とする。
本発明のアクティブマトリクス回路は、表示装置に用いるアクティブマトリクス回路であって、前記アクティブマトリクス回路に用いられるトランジスタは、基板上に形成されたゲート電極と、前記ゲート電極を被覆するように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたもので、線状のチャネル開口部により分割されたソース・ドレイン電極と、前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上に形成されたチャネル層とを備えたことを最も主要な特徴とする。
本発明の液晶表示装置は、アクティブマトリクス回路を有する液晶表示装置であって、前記アクティブマトリクス回路は、基板上に形成されたゲート電極と、前記ゲート電極を被覆するように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたもので、線状のチャネル開口部により分割されたソース・ドレイン電極と、前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上に形成されたチャネル層とを備えたことを最も主要な特徴とする。
本発明の薄膜型電界効果トランジスタは、ソース・ドレイン電極を分割する線状のチャネル開口部を埋め込むようにチャネル層が形成されていることから、ゲート長は線状のチャネル開口部の幅となり、狭い幅のゲート長に形成される。したがって、伝達利得やドレイン最大電流値を高めることができ、トランジスタ特性の向上が図れるという利点がある。
本発明の薄膜型電界効果トランジスタの製造方法は、ドレインが形成される領域に設けられた犠牲層パターンの側壁部分にそって側壁保護膜を形成し、犠牲層パターンを除去してから、側壁保護膜上方からソース・ドレイン電極材料を堆積してソース・ドレイン電極を形成するため、側壁保護膜を除去することによってソース・ドレイン電極を分割するように線状のチャネル開口部を形成することができる。しかも、チャネル開口部は、側壁保護膜を除去して形成されるため、側壁保護膜の膜厚によってチャネル開口部の幅を制御することができる。そして、このチャネル開口部にはチャネル層が埋め込まれることから、チャネル開口部の幅を制御することによって、ゲート長を制御することができる。これによりゲート長を狭く制御したトランジスタを形成することが可能になる。よって、サブミクロンオーダーのゲート長を有する高性能の有機ＦＥＴを、高価なリソグラフィー技術を用いることを最小限にして、安価に歩留まりよく作製できるという利点がある。
本発明のアクティブマトリクス回路は、アクティブマトリクス回路に用いられるトランジスタが本発明の薄膜型電界効果トランジスタであるため、狭い幅のゲート長で形成されるものとなる。したがって、伝達利得やドレイン最大電流値を高めることができ、トランジスタ特性の向上が図れるので、必要なスイッチング性能（オン／オフ比）を得るために必要なトランジスタの占有面積を極めて小さくできるという利点がある。
本発明の液晶表示装置は、アクティブマトリクス回路を有し、そのアクティブマトリクス回路は本発明の薄膜型電界効果トランジスタを有するため、狭い幅のゲート長で形成されるものとなる。したがって、伝達利得やドレイン最大電流値を高めることができ、トランジスタ特性の向上が図れるので、必要なスイッチング性能（オン／オフ比）を得るために必要なトランジスタの占有面積を極めて小さくできるため、１画素当りの開口率を向上させることができ、コントラストの高い液晶ディスプレイを、低いコストで製造することが可能となるという利点がある。
薄膜型電界効果トランジスタのゲート長を狭い幅に形成することで伝達利得やドレイン最大電流値を高めるという目的を、側壁保護膜を利用したリフトオフ法によって、ソース・ドレイン電極に線状のチャネル開口部を形成し、そのチャネル開口部にチャネル層を埋め込むことで、リソグラフィー工程を最小限にして実現した。
本発明の薄膜型電界効果トランジスタに係る第１実施例を、図１（１）のレイアウト図および図１（２）の（１）図中のＡ−Ａ線拡大断面図によって説明する。
図１に示すように、基板１１には、ガラス基板、もしくはポリエチレンテレフタレート（ＰＥＴ）などのプラスチック基板を用いる。この基板１１からの汚染物質の拡散を防ぐため、基板１１の表面にＳｉＯ2膜（図示せず）などの保護膜を形成しておいてもよい。上記基板１１上には、ゲート電極１２が形成されている。ゲート電極１２の材料としては、例えば、アルミニウム、チタン（Ｔｉ）／金（Ａｕ）積層膜等の金属膜とすることができる。さらに上記基板１１上には、上記ゲート電極１２を被覆するようにゲート絶縁膜１３が形成されている。このゲート絶縁膜１３は、スパッタリングや化学的気相成長（ＣＶＤ）法によって、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化アルミニウム（Ａｌ2Ｏ3）といった無機材料により形成されている。もしくは、溶液への浸漬や回転塗布法によってポリビニルピロリドン（ＰＶＰ）のような有機絶縁膜により形成することもできる。
上記ゲート絶縁膜１３のドレイン形成領域に、犠牲層パターン２１を形成する。犠牲層パターン２１は、例えば、フォトリソグラフィー技術によってパターンニングしたレジスト膜、蒸着とリフトオフによって形成した酸化シリコン（ＳｉＯ）膜等を用いることができる。
上記ゲート絶縁膜１３上にはソース・ドレイン電極１４、１５が形成されている。ソース・ドレイン電極１４、１５は、線状のチャネル開口部２７により分割されている。ここでは、チャネル開口部２７がコ字形状に形成されている。このように、チャネル開口部２７がコ字型に形成されることから、ソース・ドレイン電極１４、１５はコ字型の内部側と外部側との２つに分割されている。上記ソース・ドレイン電極１４、１５は、金属材料からなり、この金属材料は、チャネル層１７と良好なオーミック接触を取れる材料から選択される。例えば、チャネル材料が、ペンタセンやポリチオフェンからなる薄膜である場合、金属材料は金（Ａｕ）とする。もしくは金（Ａｕ）とゲート絶縁膜１３との間に、両者の密着性を改善するような、例えば、チタンやクロムの薄層を挿入しておいてもよい。
また、ソース・ドレイン電極１４、１５のそれぞれに配線３０、３１が形成されている。この配線３０、３１は、ソース・ドレイン電極１４、１５とオーミック接触する材料の中から選択することができる。例えば、ソース・ドレイン電極１４、１５が金（Ａｕ）である場合、配線３０、３１は金（Ａｕ）、もしくはチタン（Ｔｉ）／金（Ａｕ）の２層構造とする。
さらに、上記ソース・ドレイン電極１４、１５上には上記チャネル開口部２７を埋め込むようにチャネル層１７が形成されている。チャネル層１７は、例えば、ペンタセンなどの低分子系半導体を蒸着して形成される。もしくは、ポリチオフェンなどの高分子半導体を、溶液からスピンコート法や浸漬法、あるいはインクジェット法によって、塗付・乾燥させて形成される。以上のようにして、本発明による薄膜型電界効果トランジスタ１の要部が構成されている。
上記線状のチャネル開口部２７は、ゲート絶縁膜１３のドレイン形成領域上に設けられた犠牲層パターンの側壁にサイドウォール形状の側壁保護膜を形成した後、犠牲層パターンを除去してから側壁保護膜をマスクに用いてゲート絶縁膜１３上にソース・ドレイン電極材料を堆積してソース・ドレイン電極１４、１５を形成し、その後に側壁保護膜を除去して、ソース・ドレイン電極１４、１５に形成したものからなる。このように、チャネル開口部２７はサイドウォール形状に形成された側壁保護膜を除去して形成されることから、側壁保護膜の膜厚によってチャネル開口部２７、すなわち、ゲート長を制御することができる。これによりゲート長を狭く制御した薄膜型電界効果トランジスタ１を形成することが可能になる。なお、この詳細な製造方法は、実施例３にて詳述されている。
本発明の薄膜型電界効果トランジスタ１では、ソース・ドレイン電極１４、１５を分割する線状のチャネル開口部２７を埋め込むようにチャネル層１７が形成されていることから、ゲート長は線状のチャネル開口部２７の幅となる。特に、チャネル開口部２７が、通常のサイドウォールを形成する技術によって形成された側壁保護膜をリフトオフ用のマスクに用い、側壁保護膜上方より金属の蒸着、スパッタリング等の堆積技術によってソース・ドレイン電極１４、１５を形成した後、側壁保護膜を除去することで形成されたものであれば、ソース・ドレイン電極１４、１５間に側壁保護膜の膜厚で制御された狭い幅のゲート長が構成される。したがって、伝達利得やドレイン最大電流値を高めることができ、トランジスタ特性の向上が図れる。
本発明の薄膜型電界効果トランジスタに係る第２実施例を、図２（１）のレイアウト図および図２（２）の（１）図中のＢ−Ｂ線拡大断面図によって説明する。
図２に示すように、基板１１には、ガラス基板、もしくはポリエチレンテレフタレート（ＰＥＴ）などのプラスチック基板を用いる。この基板１１からの汚染物質の拡散を防ぐため、基板１１の表面にＳｉＯ2膜（図示せず）などの保護膜を形成しておいてもよい。上記基板１１上には、ゲート電極１２が形成されている。ゲート電極１２の材料としては、例えば、アルミニウム、チタン（Ｔｉ）／金（Ａｕ）積層膜等の金属膜とすることができる。さらに上記基板１１上には、上記ゲート電極１２を被覆するようにゲート絶縁膜１３が形成されている。このゲート絶縁膜１３は、スパッタリングや化学的気相成長（ＣＶＤ）法によって、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化アルミニウム（Ａｌ2Ｏ3）といった無機材料により形成されている。もしくは、溶液への浸漬や回転塗布法によってポリビニルピロリドン（ＰＶＰ）のような有機絶縁膜により形成することもできる。
上記ゲート絶縁膜１３のドレイン形成領域に、犠牲層パターン２１を形成する。犠牲層パターン２１は、例えば、フォトリソグラフィー技術によってパターンニングしたレジスト膜、スパッタリングとリフトオフによって形成した酸化シリコン（ＳｉＯ）膜等を用いることができる。
上記ゲート絶縁膜１３上にはソース・ドレイン電極１４、１５、１６が形成されている。ソース・ドレイン電極１４、１５、１６は、線状のチャネル開口部２７ａ、２７ｂにより分割されている。ここでは、チャネル開口部２７ａ、２７ｂが平行な線状に形成されている。このように、チャネル開口部が平行な線状、例えばｎ本（ｎは２以上の自然数、以下同じ）の線状に形成されているならば、ソース・ドレイン電極は（ｎ＋１）に分割される。これにより共通のソース・ドレイン電極を有するｎ個のトランジスタを形成することが可能になる。なお、図面では、一例として、２本のチャネル開口部２７ａ、２７ｂが平行に形成されている場合を示した。上記ソース・ドレイン電極１４、１５、１６は、金属材料からなり、この金属材料は、チャネル層１７と良好なオーミック接触を取れる材料から選択される。例えば、チャネル材料が、ペンタセンやポリチオフェンからなる薄膜である場合、金属材料は金（Ａｕ）とする。もしくは金（Ａｕ）とゲート絶縁膜１３との間に、両者の密着性を改善するような、例えば、チタンやクロムの薄層を挿入しておいてもよい。
また、ソース・ドレイン電極１４、１６のそれぞれに配線３０、３１が形成されている。この配線３０、３１は、ソース・ドレイン電極１４、１６とオーミック接触する材料の中から選択することができる。例えば、ソース・ドレイン電極１４、１６が金（Ａｕ）である場合、配線３０、３１は金（Ａｕ）、もしくはチタン（Ｔｉ）／金（Ａｕ）の２層構造とする。
さらに、上記ソース・ドレイン電極１４、１５、１６上には上記チャネル開口部２７ａ、２７ｂを埋め込むようにチャネル層１７が形成されている。チャネル層１７は、例えば、ペンタセンなどの低分子系半導体を蒸着して形成される。もしくは、ポリチオフェンなどの高分子半導体を、溶液からスピンコート法や浸漬法によって、塗付・乾燥させて形成される。以上のようにして、本発明による薄膜型電界効果トランジスタ１の要部が構成されている。
上記線状のチャネル開口部２７ａ、２７ｂは、ゲート絶縁膜１３のドレイン形成領域上に設けられた犠牲層パターンの側壁にサイドウォール形状の側壁保護膜を形成した後、犠牲層パターンを除去してから側壁保護膜をマスクに用いてゲート絶縁膜１３上にソース・ドレイン電極材料を堆積してソース・ドレイン電極１４、１５、１６を形成し、その後に側壁保護膜を除去して、ソース・ドレイン電極１４、１５、１６に形成したものからなる。このように、チャネル開口部２７ａ、２７ｂはサイドウォール形状に形成された側壁保護膜を除去して形成されることから、側壁保護膜の膜厚によってチャネル開口部２７ａ、２７ｂ、すなわち、ゲート長を制御することができる。これによりゲート長を狭く制御した薄膜型電界効果トランジスタ２、３を形成することが可能になる。なお、この詳細な製造方法は、実施例４にて詳述されている。
本発明の薄膜型電界効果トランジスタ２、３では、ソース・ドレイン電極１４、１５、１６を分割する線状のチャネル開口部２７ａ、２７ｂを埋め込むようにチャネル層１７が形成されていることから、ゲート長は線状のチャネル開口部２７ａ、２７ｂの幅となる。特に、チャネル開口部２７ａ、２７ｂが、通常のサイドウォールを形成する技術によって形成された側壁保護膜をリフトオフ用のマスクに用い、側壁保護膜上方より金属の蒸着、スパッタリング等の堆積技術によってソース・ドレイン電極１４、１５、１６を形成した後、側壁保護膜を除去することで形成されたものであれば、ソース・ドレイン電極１４、１５、１６間に側壁保護膜の膜厚で制御された狭い幅のゲート長が構成される。したがって、伝達利得やドレイン最大電流値を高めることができ、トランジスタ特性の向上が図れる。
本発明の薄膜型電界効果トランジスタの製造方法に係る第１実施例を、図３〜図５の製造工程図によって説明する。図３〜図５の各左図には断面図を示し、右図にはレイアウト図を示した。
図３（１）に示すように、工程１は、基板１１は、ガラス基板、もしくはポリエチレンテレフタレート（ＰＥＴ）などのプラスチック基板とする。基板１１からの汚染物質の拡散を防ぐため、基板１１の表面にＳｉＯ2膜（図示せず）をスパッタリングなどで堆積しておいてもよい。
次に、図３（２）に示すように、工程２を行う。工程２は、上記基板１１上に、ゲート電極１２を形成する。ゲート電極１２の材料としては、例えば、アルミニウム、チタン（Ｔｉ）／金（Ａｕ）積層膜等の金属膜とすることができる。この成膜方法としては、例えば、抵抗加熱蒸着や電子線加熱蒸着、もしくはスパッタリングを使用することができる。ゲート電極１２のパターンニングは、フォトリソグラフィー技術により形成したレジスト膜を用いたリフトオフ法、もしくは、エッチングマスクを用いた反応性イオンエッチングや燐酸などを使った溶液エッチングによって行うことができる。上記ゲート電極１２を被覆するように、上記基板１１上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、スパッタリングや化学的気相成長（ＣＶＤ）法によって、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化アルミニウム（Ａｌ2Ｏ3）といった無機材料により形成される。もしくは、溶液への浸漬や回転塗布法によってポリビニルピロリドン（ＰＶＰ）のような有機絶縁膜を成膜してもよい。
次に、図３（３）に示すように、工程３を行う。工程３は、上記ゲート絶縁膜１３のドレイン形成領域に、犠牲層パターン２１を形成する。犠牲層パターン２１は、例えば、フォトリソグラフィー技術によってパターンニングしたレジスト膜、スパッタリングとリフトオフによって形成した酸化シリコン（ＳｉＯ）膜等を用いることができる。
次に、図３（４）に示すように、工程４を行う。この工程４は、上記犠牲層パターン２１の上面および側面を被覆するように犠牲層２２を均一な厚さに形成する。犠牲層２２の材料は、犠牲層パターン２１との選択エッチングが可能な材料から選択する。例えば、犠牲層パターン２１をレジスト膜とした場合、犠牲層２２は、常温ＣＶＤ法もしくはスパッタ蒸着法で成膜したＳｉＯ2膜とすることができる。
次に、図４（５）に示すように、工程５を行う。この工程５は、犠牲層２２を垂直性の高い異方性エッチングにてエッチングし、犠牲層パターン２１の側面に付着した犠牲層２２部分（側壁保護膜）を残して除去し、犠牲層パターン２１の上面を露出させる。異方性エッチングは、犠牲層２２がＳｉＯ2であれば、例えばＣＦ4を反応ガスとした反応性イオンエッチングによって行うことができる。この結果、犠牲層パターン２１の側壁部分に犠牲層２２からなる側壁保護膜２３が形成される。
次に、図４（６）に示すように、工程６を行う。この工程６は、犠牲層パターン２１〔前記図４（５）参照〕を、その上面からエッチングして除去し、側壁保護膜２３のみをゲート絶縁膜１３上に残す。犠牲層パターン２１のエッチングは、犠牲層パターン２１がレジストであれば剥離液か、アセトンなどの有機溶媒への浸漬によって行うことができる。この結果、ゲート絶縁膜１３上に平面的にみて矩形状に囲む側壁保護膜２３が形成された。
次に、図４（７）に示すように、工程７を行う。この工程７は、基板１１（ゲート絶縁膜１３）上にレジスト膜２４を成膜し、リソグラフィー技術によって、ソース・ドレイン電極のパターンを転写するための開口部２５を形成する。このレジスト膜２４の厚さは、側壁保護膜２３の高さと同等もしくはそれ以上とする。この開口部２５は、側壁保護膜２３の一部が露出されるように、かつ矩形状に形成された側壁保護膜の１辺側をレジスト膜２４で被覆されるように形成される。したがって、開口部２５には側壁保護膜２３はコ字形状に露出されることになる。ここでは、ネガ型のレジストを用いて、レジスト膜２４の断面形状が、いわゆる逆テーパー型となるように、露光・現像条件を選択する。
次に、図４（８）に示すように、工程８を行う。この工程８は、レジスト膜２４の上方から、基板１１上全面に金属材料２６を堆積させる。金属材料２６は、後で形成するチャネル層と良好なオーミック接触を取れる材料から選択する。例えば、チャネル材料が、ペンタセンやポリチオフェンからなる薄膜である場合、金属材料２６は金（Ａｕ）とする。もしくは金（Ａｕ）とゲート絶縁膜１３との間に、両者の密着性を改善するような、例えば、チタンやクロムの薄層を挿入しておいてもよい。また、金属材料２６の堆積厚さは、側壁保護膜２３の高さより低くなるようにする。
次に、図５（９）に示すように、工程９を行う。この工程９は、側壁保護膜２３〔前記図５（８）参照〕をエッチング除去するとともに、側壁保護膜２３上に堆積した金属材料２６〔前記図５（８）参照〕も除去する。側壁保護膜２３のエッチングは、下地のゲート絶縁膜１３との選択比が取れる溶液によって行う。例えば、ゲート絶縁膜１３がＡｌ2Ｏ3であり、側壁保護膜２３がＳｉＯ2である場合、エッチング液には、フッ酸を含むエッチング液を使用することができる。これによって、ゲート絶縁膜１３上に堆積された金属材料２６にチャネル開口部２７が形成され、ソース・ドレイン電極１４、１５が形成される。
次に、図５（１０）に示すように、工程１０を行う。この工程１０は、基板１１を有機溶媒に浸漬し、レジスト膜２４〔前記図５（９）参照〕を溶解させるとともに、レジスト膜２４上に堆積していた金属材料２６を除去する。これによって、ゲート絶縁膜１３上にはソース・ドレイン電極１４、１５のみが残される。
次に、図５（１１）に示すように、工程１１を行う。この工程１１は、基板１１上をレジスト膜２８で被覆し、リソグラフィー技術によって、ソース・ドレイン電極１４、１５への配線パターンを転写する。次に、蒸着により配線金属２９を堆積する。配線金属２９は、ソース・ドレイン電極１４、１５とオーミック接触する材料の中から選択することができる。例えば、ソース・ドレイン電極１４、１５が金（Ａｕ）である場合、配線金属２９も金（Ａｕ）、もしくはチタン（Ｔｉ）／金（Ａｕ）の２層構造とする。なお、右図はレジスト膜２８を除去した状態である。
次に、図５（１２）に示すように、工程１２を行う。この工程１２は、レジスト膜２８〔前記図５（１１）参照〕を選択的に除去して、レジスト膜２８上の配線金属２９をリフトオフする。これによって、ソース・ドレイン電極１４、１５のそれぞれに接続するもので配線金属２９からなる配線３０、３１が形成される。その後、基板１１上にソース・ドレイン電極１４、１５間のチャネル開口部２７を埋め込むようにチャネル層１７を形成する。チャネル層１７は、例えば、ペンタセンなどの低分子系半導体を蒸着して形成してもよいし、もしくは、ポリチオフェンなどの高分子半導体を、溶液からスピンコート法や浸漬法によって、塗付・乾燥させて形成してもよい。チャネル層１７のパターンニングは、蒸着膜であれば、リフトオフ法や酸素を反応ガスとする反応性イオンエッチングによって行うことができる。また、塗布膜であれば、インクジェットによる選択的塗布や、塗布後の反応性イオンエッチングによって行うことができる。以上のようにして、本発明による薄膜型電界効果トランジスタ１の要部が完成する。
本発明の薄膜型電界効果トランジスタの製造方法は、ドレインが形成される領域に設けられた犠牲層パターン２１の側壁部分にそって側壁保護膜２３を形成し、犠牲層パターン２１を除去してから、側壁保護膜２３上方からソース・ドレイン電極材料２６を堆積してソース・ドレイン電極１４、１５を形成するため、側壁保護膜２３を除去することによってソース・ドレイン電極１４、１５を分割するように線状のチャネル開口部２７を形成することができる。しかも、チャネル開口部２７は、側壁保護膜２３を除去して形成されるため、側壁保護膜２３の膜厚によってチャネル開口部２７の幅を制御することができる。そして、このチャネル開口部２７にはチャネル層１７が埋め込まれることから、チャネル開口部２７の幅を制御することによって、ゲート長を制御することができる。これによりゲート長を狭く制御した薄膜型電界効果トランジスタ（薄膜型ＦＥＴ）１を形成することが可能になる。よって、サブミクロンオーダーのゲート長を有する有機材料をチャネル層１７に用いた高性能な薄膜型ＦＥＴ１を、高価なリソグラフィー技術を用いることを最小限にして、安価に歩留まりよく作製できるという利点がある。
本発明の薄膜型電界効果トランジスタの製造方法に係る第２実施例を、図６〜図８の製造工程図によって説明する。図６〜図８の各左図には断面図を示し、右図にはレイアウト図を示した。図６〜図８では、一例として、スタック型トランジスタ回路の製造方法を示す。
次に、図６（１）に示すように、工程１は、基板１１は、ガラス基板、もしくはポリエチレンテレフタレート（ＰＥＴ）などのプラスチック基板とする。基板１１からの汚染物質の拡散を防ぐため、基板１１の表面にＳｉＯ2膜（図示せず）をスパッタリングなどで堆積しておいてもよい。
次に、図６（２）に示すように、工程２を行う。工程２は、上記基板１１上に、ゲート電極１２を形成する。ゲート電極１２の材料としては、例えば、アルミニウム、チタン（Ｔｉ）／金（Ａｕ）積層膜等の金属膜とすることができる。この成膜方法としては、例えば、抵抗加熱蒸着や電子線加熱蒸着、もしくはスパッタリングを使用することができる。ゲート電極１２のパターンニングは、フォトリソグラフィー技術により形成したレジスト膜を用いたリフトオフ法、もしくは、エッチングマスクを用いた反応性イオンエッチングや燐酸などを使った溶液エッチングによって行うことができる。上記ゲート電極１２を被覆するように、上記基板１１上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、スパッタリングや化学的気相成長（ＣＶＤ）法によって、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化アルミニウム（Ａｌ2Ｏ3）といった無機材料により形成される。もしくは、溶液への浸漬や回転塗布法によってポリビニルピロリドン（ＰＶＰ）のような有機絶縁膜を成膜してもよい。
次に、図６（３）に示すように、工程３を行う。工程３は、上記ゲート絶縁膜１３のドレイン形成領域に、犠牲層パターン２１を形成する。犠牲層パターン２１は、例えば、フォトリソグラフィー技術によってパターンニングしたレジスト膜、スパッタリングとリフトオフによって形成した酸化シリコン（ＳｉＯ）膜等を用いることができる。
次に、図６（４）に示すように、工程４を行う。この工程４は、上記犠牲層パターン２１の上面および側面を被覆するように犠牲層２２を均一な厚さに形成する。犠牲層２２の材料は、犠牲層パターン２１との選択エッチングが可能な材料から選択する。例えば、犠牲層パターン２１をレジスト膜とした場合、犠牲層２２は、常圧ＣＶＤ法もしくは抵抗加熱蒸着で成膜したＳｉＯ2膜とすることができる。
次に、図７（５）に示すように、工程５を行う。この工程５は、犠牲層２２を垂直性の高い異方性エッチングにてエッチングし、犠牲層パターン２１の側面に付着した犠牲層２２部分（側壁保護膜）を残して除去し、犠牲層パターン２１の上面を露出させる。異方性エッチングは、犠牲層２２がＳｉＯ2であれば、例えばＣＦ4を反応ガスとした反応性イオンエッチングによって行うことができる。この結果、犠牲層パターン２１の側壁部分に犠牲層２２からなる側壁保護膜２３が形成される。
次に、図７（６）に示すように、工程６を行う。この工程６は、犠牲層パターン２１〔前記図７（５）参照〕を、その上面からエッチングして除去し、側壁保護膜２３のみをゲート絶縁膜１３上に残す。犠牲層パターン２１のエッチングは、犠牲層パターン２１がレジストであれば剥離液か、アセトンなどの有機溶媒への浸漬によって行うことができる。この結果、ゲート絶縁膜１３上に平面的にみて矩形状に囲む側壁保護膜２３が形成された。ここまでの工程は、前記第１実施例の図３（１）〜図４（６）によって説明した工程と同様である。
次に、図７（７）に示すように、工程７を行う。この工程７は、基板１１（ゲート絶縁膜１３）上にレジスト膜２４を成膜し、リソグラフィー技術によって、ソース・ドレイン電極のパターンを転写するための開口部２５を形成する。このレジスト膜２４の厚さは、側壁保護膜２３の高さと同等もしくはそれ以上とする。この開口部２５は、側壁保護膜２３の対向する２辺が露出されるように、かつ他方の対向する２辺がレジスト膜２４で被覆されるように形成される。したがって、開口部２５には側壁保護膜２３は平行する線状の２辺が露出されることになる。ここでは、ネガ型のレジストを用いて、レジスト膜２４の断面形状が、いわゆる逆テーパー型となるように、露光・現像条件を選択する。
次に、図７（８）に示すように、工程８を行う。この工程８は、レジスト膜２４の上方から、基板１１上全面に金属材料２６を堆積させる。金属材料２６は、後で形成するチャネル層と良好なオーミック接触を取れる材料から選択する。例えば、チャネル材料が、ペンタセンやポリチオフェンからなる薄膜である場合、金属材料２６は金（Ａｕ）とする。もしくは金（Ａｕ）とゲート絶縁膜１３との間に、両者の密着性を改善するような、例えば、チタンやクロムの薄層を挿入しておいてもよい。また、金属材料２６の堆積厚さは、側壁保護膜２３の高さより低くなるようにする。
次に、図８（９）に示すように、工程９を行う。この工程９は、側壁保護膜２３〔前記図８（８）参照〕をエッチング除去するとともに、側壁保護膜２３上に堆積した金属材料２６〔前記図８（８）参照〕も除去する。側壁保護膜２３のエッチングは、下地のゲート絶縁膜１３との選択比が取れる溶液によって行う。例えば、ゲート絶縁膜１３がＡｌ2Ｏ3であり、側壁保護膜２３がＳｉＯ2である場合、エッチング液には、フッ酸を含むエッチング液を使用することができる。これによって、ゲート絶縁膜１３上に堆積された金属材料２６にチャネル開口部２７ａ、２７ｂが形成され、ソース・ドレイン電極１４、１５、１６が形成される。
次に、図８（１０）に示すように、工程１０を行う。この工程１０は、基板１１を有機溶媒に浸漬し、レジスト膜２４〔前記図８（９）参照〕を溶解させるとともに、レジスト膜２４上に堆積していた金属材料２６〔前記図８（９）参照〕を除去する。これによって、ゲート絶縁膜１３上にはソース・ドレイン電極１４、１５、１６のみが残される。
次に、図８（１１）に示すように、工程１１を行う。この工程１１は、基板１１上をレジスト膜２８で被覆し、リソグラフィー技術によって、ソース・ドレイン電極１４、１６へ接続される配線の配線パターンをレジスト膜２８に転写する。次に、蒸着により配線金属２９を堆積する。配線金属２９は、ソース・ドレイン電極１４、１６とオーミック接触する材料の中から選択することができる。例えば、ソース・ドレイン電極１４、１６が金（Ａｕ）である場合、配線金属２９も金（Ａｕ）、もしくはチタン（Ｔｉ）／金（Ａｕ）の２層構造とする。
次に、図８（１２）に示すように、工程１２を行う。この工程１２は、レジスト膜２８〔前記図５（１１）参照〕を選択的に除去して、レジスト膜２８上の配線金属２９をリフトオフする。これによって、ソース・ドレイン電極１４、１６のそれぞれに接続するもので配線金属２９からなる配線３０、３１が形成される。その後、基板１１上にソース・ドレイン電極１４、１５、１６それぞれの間のチャネル開口部２７ａ、２７ｂを埋め込むようにチャネル層１７を形成する。チャネル層１７は、例えば、ペンタセンなどの低分子系半導体を蒸着して形成してもよいし、もしくは、ポリチオフェンなどの高分子半導体を、溶液からスピンコート法や浸漬法によって、塗付・乾燥させて形成してもよい。チャネル層１７のパターンニングは、蒸着膜であれば、リフトオフ法や酸素を反応ガスとする反応性イオンエッチングによって行うことができる。また、塗布膜であれば、インクジェットによる選択的塗布や、塗布後の反応性イオンエッチングによって行うことができる。以上のようにして、本発明による薄膜型電界効果トランジスタ２、３の要部が完成する。この２つの薄膜型電界効果トランジスタ２、３によって、一方の薄膜型電界効果トランジスタのソース電極と他方の薄膜型電界効果トランジスタのドレイン電極とが接続されたスタック型の回路を得ることができる。
本発明の薄膜型電界効果トランジスタの製造方法は、ドレインが形成される領域に設けられた犠牲層パターン２１の側壁部分にそって側壁保護膜２３を形成し、犠牲層パターン２１を除去してから、側壁保護膜２３上方からソース・ドレイン電極材料２６を堆積してソース・ドレイン電極１４、１５、１６を形成するため、側壁保護膜２３を除去することによってソース・ドレイン電極１４、１５、１６を分割するように線状のチャネル開口部２７ａ、２７ｂを形成することができる。しかも、チャネル開口部２７ａ、２７ｂは、側壁保護膜２３を除去して形成されるため、側壁保護膜２３の膜厚によってチャネル開口部２７ａ、２７ｂの幅を制御することができる。そして、このチャネル開口部２７ａ、２７ｂにはチャネル層１７が埋め込まれることから、チャネル開口部２７ａ、２７ｂの幅を制御することによって、ゲート長を制御することができる。これによりゲート長を狭く制御した二つの薄膜型電界効果トランジスタ（薄膜型ＦＥＴ）２、３を形成することが可能になる。よって、サブミクロンオーダーのゲート長を有する有機材料をチャネル層１７に用いた高性能な薄膜型ＦＥＴ２、３を、高価なリソグラフィー技術を用いることを最小限にして、安価に歩留まりよく作製できるという利点がある。
本発明のアクティブマトリクス回路に係る一実施例を、図９〜図１４の平面図によって説明する。本発明のアクティブマトリクス回路は、透過型、反射型もしくはポリマー分散型などの液晶ディスプレイの表示方式によらず用いることができるが、ここでは、代表して、透過型液晶ディスプレイ用に、前述のスタック型トランジスタ回路を用いたアクティブマトリクス回路を構成する場合を例に用いて、図９〜図１４によって説明する。図９〜図１４の工程１〜工程１２は、前記薄膜型電界効果トランジスタの製造方法に係る第２実施例の工程１〜工程１２（ただし工程１１は除く）にそれぞれ対応しており、前記第２実施例とほぼ同様にして行うことができる。以下、詳細を説明する。
図９に示すように、工程１は、基板１１は、透明のガラス基板、もしくはポリエチレンテレフタレート（ＰＥＴ）などの透明なプラスチック基板とする。基板１１からの汚染物質の拡散を防ぐため、基板１１の表面にＳｉＯ2膜（図示せず）をスパッタリングなどで堆積しておいてもよい。
次に、工程２を行う。工程２は、上記基板１１上に、ゲート電極１２、ゲート電極配線１２ａ、接地電極配線１２ｂを形成する。上記電極材料としては、例えば、アルミニウム、チタン（Ｔｉ）／金（Ａｕ）積層膜等の金属膜とすることができる。この成膜方法としては、例えば、抵抗加熱蒸着や電子線加熱蒸着、もしくはスパッタリングを使用することができる。ゲート電極１２、ゲート電極配線１２ａ、接地電極配線１２ｂのパターンニングは、フォトリソグラフィー技術により形成したレジスト膜を用いたリフトオフ法、もしくは、エッチングマスクを用いた反応性イオンエッチングや燐酸などを使った溶液エッチングによって行うことができる。上記ゲート電極１２を被覆するように、上記基板１１上にゲート絶縁膜（図示せず）を形成する。このゲート絶縁膜は、スパッタリングや化学的気相成長（ＣＶＤ）法によって、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化アルミニウム（Ａｌ2Ｏ3）といった無機材料により形成される。もしくは、溶液への浸漬や回転塗布法によってポリビニルピロリドン（ＰＶＰ）のような有機絶縁膜を成膜してもよい。なお、上記ゲート電極配線２ａは、後に、書き換え画素ラインを選択する走査信号線として使用される。
次に、図１０に示すように、工程３を行う。工程３は、上記ゲート絶縁膜のドレイン形成領域に、犠牲層パターン２１を形成する。犠牲層パターン２１は、例えば、フォトリソグラフィー技術によってパターンニングしたレジスト膜、スパッタリングとリフトオフによって形成した酸化シリコン（ＳｉＯ）膜等を用いることができる。なお、犠牲層パターン２１の厚さは、次に形成される側壁犠牲層の厚さを十分確保するために、ゲート電極１２の厚さよりも厚く選ぶ。
次に、図１１に示すように、工程４を行う。この工程４は、上記犠牲層パターン２１〔前記図１０参照〕の上面および側面を被覆するように犠牲層を均一な厚さに形成する。犠牲層材料は、犠牲層パターン２１との選択エッチングが可能な材料から選択する。例えば、犠牲層パターン２１をレジスト膜とした場合、犠牲層は、常圧ＣＶＤ法もしくは抵抗加熱蒸着で成膜したＳｉＯ2膜とすることができる。
次に、工程５を行う。この工程５は、犠牲層を垂直性の高い異方性エッチングにてエッチングし、犠牲層パターン２１の側面に付着した犠牲層部分（側壁保護膜）を残して除去し、犠牲層パターン２１の上面を露出させる。異方性エッチングは、犠牲層がＳｉＯ2であれば、例えばＣＦ4を反応ガスとした反応性イオンエッチングによって行うことができる。この結果、犠牲層パターン２１の側壁部分に犠牲層からなる側壁保護膜２３が形成される。
次に、工程６を行う。この工程６は、犠牲層パターン２１を、その上面からエッチングして除去し、側壁保護膜２３のみをゲート絶縁膜上に残す。犠牲層パターン２１のエッチングは、犠牲層パターン２１がレジストであれば剥離液かアセトンなどの有機溶媒への浸漬によって行うことができる。この結果、ゲート絶縁膜上に平面的にみて矩形状に囲む側壁保護膜２３が形成された。
次に、図１２に示すように、工程７を行う。この工程７は、基板１１（ゲート絶縁膜）上にレジスト膜（図示せず）を成膜し、リソグラフィー技術によって、ソース・ドレイン電極のパターンおよびデータ信号配線を転写するための開口部（図示せず）を形成する。このレジスト膜の厚さは、側壁保護膜２３の高さと同等もしくはそれ以上とする。この開口部は、側壁保護膜２３の一部が露出されるように、かつ矩形状に形成された側壁保護膜の１辺側をレジスト膜で被覆されるように形成される。したがって、開口部には側壁保護膜２３の対向する２辺が露出されることになる。ここでは、ネガ型のレジストを用いて、レジスト膜の断面形状が、いわゆる逆テーパー型となるように、露光・現像条件を選択する。
次に、工程８を行う。この工程８は、レジスト膜の上方から、基板１１上全面に金属材料２６を堆積させる。金属材料２６は、後で形成するチャネル層と良好なオーミック接触を取れる材料から選択する。例えば、チャネル材料が、ペンタセンやポリチオフェンからなる薄膜である場合、金属材料２６は金（Ａｕ）とする。もしくは金（Ａｕ）とゲート絶縁膜との間に、両者の密着性を改善するような、例えば、チタンやクロムの薄層を挿入しておいてもよい。また、金属材料２６の堆積厚さは、側壁保護膜２３の高さより低くなるようにする。図面では、レジスト膜上に堆積された金属材料２６の図示は省略した。
次に、図１３に示すように、工程９を行う。この工程９は、側壁保護膜２３〔前記図１２参照〕をエッチング除去するとともに、側壁保護膜２３上に堆積した金属材料２６も除去する。側壁保護膜２３のエッチングは、下地のゲート絶縁膜との選択比が取れる溶液によって行う。例えば、ゲート絶縁膜がＡｌ2Ｏ3であり、側壁保護膜２３がＳｉＯ2である場合、エッチング液には、フッ酸を含むエッチング液を使用することができる。これによって、ゲート絶縁膜上に堆積された金属材料２６にチャネル開口部２７ａ、２７ｂが形成され、ソース・ドレイン電極１４、１５、１６およびデータ信号配線１８が形成される。このデータ信号配線１８は、後に、画素の表示濃度に応じた電圧信号を伝達する配線として使用される。
次に、工程１０を行う。この工程１０は、基板１１を有機溶媒に浸漬し、レジスト膜を溶解させるとともに、レジスト膜上に堆積していた金属材料２６を除去する。これによって、ゲート絶縁膜上にはソース・ドレイン電極１４、１５、１６およびデータ信号配線１８のみが残される。なお、ここでは、ゲート電極１２とゲート電極配線１２ａ、接地電極配線１２ｂが形成され、ソース・ドレイン電極１４、１５、１６とともにデータ信号配線１８が形成されているので、前記薄膜型電界効果トランジスタの製造方法に係る実施例２における配線形成工程としての工程１１は行わない。
次に、図１４に示すように、工程１２を行う。この工程１２は、基板１１上にソース・ドレイン電極１４、１５、１６それぞれの間のチャネル開口部２７ａ、２７ｂを埋め込むようにチャネル層１７を形成する。チャネル層１７は、例えば、ペンタセンなどの低分子系半導体を蒸着して形成してもよいし、もしくは、ポリチオフェンなどの高分子半導体を、溶液からスピンコート法や浸漬法によって、塗付・乾燥させて形成してもよい。チャネル層１７のパターンニングは、蒸着膜であれば、リフトオフ法や酸素を反応ガスとする反応性イオンエッチングによって行うことができる。また、塗布膜であれば、インクジェットによる選択的塗布や、塗布後の反応性イオンエッチングによって行うことができる。以上のようにして、本発明による薄膜型電界効果トランジスタ２、３の要部が完成する。この２つの薄膜型電界効果トランジスタ２、３によって、一方の薄膜型電界効果トランジスタのソース電極と他方の薄膜型電界効果トランジスタのドレイン電極とが接続されたスタック型の回路を得ることができる。
次に、透明電極１９を、ソース・ドレイン電極１６の図示する部分と電気的に接触するように形成する。透明電極１９は、例えば、錫混合酸化インジウム（ＩＴＯ）やフッ素ドープ酸化錫（ＦＴＯ）などの材料を用いて、スパッタリングやゾルゲル法によって成膜する。パターンニングは、リフトオフ法を用いることができる。この透明電極１９は、後に液晶層を挟んで液晶層に電界を印加するための画素電極の一方として使用される。
以上のように構成したアクティブマトリクス回路４においては、画素トランジスタのゲート長が極めて短いため、画素寸法より十分短いゲート幅であっても、十分な電流駆動能力を付与することができる。その結果、画素トランジスタの占有面積を、従来より小さくすることができるので、画素の開口率が高まり、表示上のコントラストと輝度が向上する。また、より高速な走査周波数にも追従させることが可能となり、高品位な表示デバイスを構成できる。
また、ゲート幅を狭くでき、さらにこの場合は、画素トランジスタをスタック型としたため、オフ時のリーク電流を従来よりはるかに低減できるので、フリッカーの少ない良質な表示画像を得ることができる。また、静止画や動きの少ない用途では、画質を落とすことなく、走査周波数を必要に応じて下げることも可能であるため、消費電力の低減にも寄与する。
本発明の液晶表示装置に係る一実施例を、図１５（１）の平面レイアウト図および図１５（２）の（１）図中のＡ−Ａ線断面を示す断面図によって説明する。図１５は、補助容量と一体形成した本発明の薄膜型ＦＥＴおよびそれを用いた液晶ディスプレイを示す図面である。
図１５に示すように、本発明の液晶表示装置６は、前記図９〜図１４によって説明した本発明のアクティブマトリクス回路上に保護膜３１が形成され、さらに、透明電極４２を形成した透明基板４１が、透明電極４２側と透明電極１９側とを対向させ、かつ液晶５１を封入するための間隔を置いて配置されている。その際、図示はしていないが保護膜３１上にスペーサーを配置することで、薄膜型電界効果トランジスタ５、補助容量６、画素電極１９等が形成されたアクティブ基板と対向基板との間隔を一定に保持する。そして、その間隔を空けた領域に液晶５１が封止されている。
上記液晶表示装置７では、薄膜型電界効果トランジスタ５のゲート電極１２を、透明電極（画素電極）１９と重なるように伸張することで、薄膜型電界効果トランジスタ５と補助容量６を一体形成することができる。このように構成することにより、工程を増やすことなく補助容量６を形成することができる。また、補助容量６と接地電極配線１２ｂとを結ぶ配線（図示せず）を、画素トランジスタとなる薄膜型電界効果トランジスタ５のソース電極と透明電極１９とを結ぶ配線（図示せず）と重ねることができるので、開口率の減少を低減することができる。
上記薄膜ＦＥＴ５と一体形成した補助容量６の用途は、液晶ディスプレイの補助容量に限られるものではない。直流カット用キャパシタやＬＣ同調回路、インピーダンス整合回路用など、さまざまな用途に用いることができる。
本発明の薄膜型電界効果トランジスタ、薄膜型電界効果トランジスタの製造方法、アクティブマトリクス回路および液晶表示装置は、各種電子機器に搭載されるトランジスタ、液晶表示装置という用途に適用できる。
本発明の薄膜型電界効果トランジスタに係る第１実施例を示した図面であり、（１）はレイアウト図であり、（２）は（１）図中のＡ−Ａ線断面図である。 本発明の薄膜型電界効果トランジスタに係る第２実施例を示した図面であり、（１）はレイアウト図であり、（２）は（１）図中のＢ−Ｂ線断面図である。 本発明の薄膜型電界効果トランジスタの製造方法に係る第１実施例を示した製造工程図である。 本発明の薄膜型電界効果トランジスタの製造方法に係る第１実施例を示した製造工程図である。 本発明の薄膜型電界効果トランジスタの製造方法に係る第１実施例を示した製造工程図である。 本発明の薄膜型電界効果トランジスタの製造方法に係る第２実施例を示した製造工程図である。 本発明の薄膜型電界効果トランジスタの製造方法に係る第２実施例を示した製造工程図である。 本発明の薄膜型電界効果トランジスタの製造方法に係る第２実施例を示した製造工程図である。 本発明のアクティブマトリクス回路に係る一実施例を示した平面図である。 本発明のアクティブマトリクス回路に係る一実施例を示した平面図である。 本発明のアクティブマトリクス回路に係る一実施例を示した平面図である。 本発明のアクティブマトリクス回路に係る一実施例を示した平面図である。 本発明のアクティブマトリクス回路に係る一実施例を示した平面図である。 本発明のアクティブマトリクス回路に係る一実施例を示した平面図である。 本発明の液晶表示装置に係る一実施例を示した図面であり、（１）は平面レイアウト図であり、（２）は（１）図中のＡ−Ａ線断面を示す断面図である。 従来の薄膜型電界効果トランジスタの製造方法を示した製造工程図である。
符号の説明
１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、１４，１５…ソース・ドレイン電極、１７…チャネル層、２７…チャネル開口部

Claims (10)

  1. 基板上に形成されたゲート電極と、
    前記ゲート電極を被覆するように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたもので、線状のチャネル開口部により分割されたソース・ドレイン電極と、
    前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上に形成されたチャネル層と
    を備えたことを特徴とする薄膜型電界効果トランジスタ。
  2. 前記線状のチャネル開口部は、
    ゲート絶縁膜のドレイン形成領域上に設けられた犠牲層パターンの側壁にサイドウォール形状の側壁保護膜を形成した後、前記犠牲層パターンを除去してから前記側壁保護膜をマスクに用いて前記ゲート絶縁膜上にソース・ドレイン材料を堆積してソース・ドレイン電極を形成し、その後に側壁保護膜を除去して前記ソース・ドレイン電極に形成したものからなる
    ことを特徴とする請求項１記載の薄膜型電界効果トランジスタ。
  3. 前記線状のチャネル開口部はコ字型に形成されている
    ことを特徴とする請求項１記載の薄膜型電界効果トランジスタ。
  4. 前記線状のチャネル開口部は平行な線状に形成されている
    ことを特徴とする請求項１記載の薄膜型電界効果トランジスタ。
  5. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート電極上のドレインが形成される領域に犠牲層パターンを形成する工程と、
    前記犠牲層パターンの側壁部分に側壁保護膜を形成する工程と、
    前記犠牲層パターンを除去する工程と、
    前記側壁保護膜上方からソース・ドレイン電極材料を堆積して前記ゲート絶縁膜上にソース・ドレイン電極を形成する工程と、
    前記側壁保護膜および前記側壁保護膜上に堆積されたソース・ドレイン電極材料を除去して前記ソース・ドレイン電極にチャネル開口部を形成する工程と、
    前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上にチャネル材料層を形成する工程と、
    を備えたことを特徴とする薄膜型電界効果トランジスタの製造方法。
  6. 前記ソース・ドレイン電極材料を堆積する際に、
    前記ゲート絶縁膜上にトランジスタのアクティブ領域上に開口部を設けたレジスト膜を形成する
    ことを特徴とする請求項５記載の薄膜型電界効果トランジスタの製造方法。
  7. 前記側壁保護膜は、
    前記犠牲層パターンを犠牲層で被覆する工程と、
    前記犠牲層パターンの側壁部分にそって前記犠牲層を残してその他の部分の前記犠牲層を除去する工程と
    により形成されることを特徴とする請求項５記載の薄膜型電界効果トランジスタの製造方法。
  8. 前記チャネル開口部を形成した後で前記チャネル材料層を形成する前に、
    前記ソース・ドレイン電極に配線を形成する
    ことを特徴とする請求項５記載の薄膜型電界効果トランジスタの製造方法。
  9. 表示装置に用いるアクティブマトリクス回路であって、
    前記アクティブマトリクス回路に用いられるトランジスタは、
    基板上に形成されたゲート電極と、
    前記ゲート電極を被覆するように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたもので、線状のチャネル開口部により分割されたソース・ドレイン電極と、
    前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上に形成されたチャネル層と
    を備えた薄膜型電界効果トランジスタからなる
    ことを特徴とするアクティブマトリクス回路。
  10. アクティブマトリクス回路を有する液晶表示装置であって、
    前記アクティブマトリクス回路は、
    基板上に形成されたゲート電極と、
    前記ゲート電極を被覆するように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたもので、線状のチャネル開口部により分割されたソース・ドレイン電極と、
    前記チャネル開口部を埋め込むように前記ソース・ドレイン電極上に形成されたチャネル層と
    を備えた薄膜型電界効果トランジスタを有する
    ことを特徴とする液晶表示装置。


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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054615A (ja) * 2007-01-04 2012-03-15 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔアレイ構造及びその製造方法
WO2014106938A1 (ja) * 2013-01-07 2014-07-10 富士電機株式会社 透明有機薄膜トランジスタ及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0250131A (ja) * 1988-08-12 1990-02-20 Hitachi Ltd 薄膜トランジスタ回路
JPH1084115A (ja) * 1996-09-09 1998-03-31 Fujitsu Ltd 薄膜トランジスタ、その製造方法及び液晶表示装置
JP2002026309A (ja) * 2000-07-11 2002-01-25 Nec Corp 電界効果型トランジスタの製造方法
WO2003016599A1 (fr) * 2001-08-09 2003-02-27 Asahi Kasei Kabushiki Kaisha Element a semi-conducteur organique

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0250131A (ja) * 1988-08-12 1990-02-20 Hitachi Ltd 薄膜トランジスタ回路
JPH1084115A (ja) * 1996-09-09 1998-03-31 Fujitsu Ltd 薄膜トランジスタ、その製造方法及び液晶表示装置
JP2002026309A (ja) * 2000-07-11 2002-01-25 Nec Corp 電界効果型トランジスタの製造方法
WO2003016599A1 (fr) * 2001-08-09 2003-02-27 Asahi Kasei Kabushiki Kaisha Element a semi-conducteur organique

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054615A (ja) * 2007-01-04 2012-03-15 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔアレイ構造及びその製造方法
US8816346B2 (en) 2007-01-04 2014-08-26 Beijing Boe Optoelectronics Technology Co., Ltd. TFT array substrate and manufacturing method thereof
WO2014106938A1 (ja) * 2013-01-07 2014-07-10 富士電機株式会社 透明有機薄膜トランジスタ及びその製造方法

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