KR100767894B1 - 박막 트랜지스터, 액정 표시기 및 그 제조 방법 - Google Patents

박막 트랜지스터, 액정 표시기 및 그 제조 방법 Download PDF

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Abstract

본 발명은 비정질 실리콘층을 갖는 컨택트부 상에 형성된 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 포함하며, 채널 영역으로부터 불순물은 제거되고 남아있는 불순물은 컨택트부로 확산하여 제1 저항보다 낮은 제2 저항을 갖는 컨택트층을 형성하는 박막 트랜지스터를 제공한다.
박막 트랜지스터, 게이트, 비정질 실리콘층, 컨택트부, 채널영역

Description

박막 트랜지스터, 액정 표시기 및 그 제조 방법{THIN FILM TRANSISTOR, LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEREOF}
도 1은 제1 실시예에 따른 박막 트랜지스터 및 그 제조 방법을 도시한 도면.
도 2는 제1 실시예의 박막 트랜지스터가 나타내는 드레인 전류 Id의 게이트 전극 전압 Vg(Id-Vg 특성)에 대한 의존성을 도시하는 차트.
도 3은 제2 실시예에 따른 박막 트랜지스터 및 그 제조 방법을 도시한 도면.
도 4는 본 발명에 따른 박막 트랜지스터를 제조하는데 이용되는 제조 장치도.
도 5는 제3 실시예에 따른 박막 트랜지스터 및 그 제조 방법을 도시한 도면.
도 6은 종래의 채널 에칭형 박막 트랜지스터 및 그 제조 방법을 나타내는 도면.
도 7은 본 발명의 박막 트랜지스터를 채용하는 예시의 LCD를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 유리 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 고저항 비정질 실리콘막
5 : 불순물
6 : 컨택트층(저저항 비정질 실리콘막)
7 : 드레인 전극
8 : 소스 전극
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히, 액티브 매트릭스형 액정 표시 장치의 스위칭 소자로서 이용되는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
액티브 매트릭스형 액정 표시 장치를 위한 스위칭 소자로서 채널 에칭형 박막 트랜지스터가 주로 이용되어 왔다. 도 6의 (a) 내지 (d)는 이러한 종래의 채널 에칭형 박막 트랜지스터의 구성 및 그 제조 공정을 도시한다. 도시된 바와 같이, 유리 기판(61), 게이트 전극(62), 질화 실리콘(SiN)으로 이루어진 게이트 절연층(63), 트랜지스터 액티브부를 형성하는 고저항 비정질 실리콘층(64), 컨택트층을 형성하는 저저항 비정질 실리콘층(65), 드레인 전극(66), 소스 전극(67), 질화 실리콘(SiN)으로 이루어진 보호층(68)이 제공된다.
우선, 도 6의 (a)에 도시된 바와 같이, 유리 기판(1) 상에 게이트 전극(2)을 형성하고, 게이트 전극(2) 상 및 유리 기판(1) 상에 게이트 절연층(63)을 형성한다. 그 후, 게이트 절연층(63) 상에 고저항 비정질 실리콘층(64)을 형성하고, 고 저항 비정질 실리콘층(64)의 표면에 저저항 비정질 실리콘층(65)을 형성한다. 다음에, 도 6의 (b)에 도시된 바와 같이, 에칭에 의해 고저항 비정질 실리콘층(64)을 저저항 비정질 실리콘층(65)과 동시에 선택적으로 제거하여 섬(island) 형상부를 형성하고, 섬 형상 부분의 양단을 포함하는 영역에 드레인 전극(66) 및 소스 전극(67)을 형성한다.
도 6의 (c)에 도시된 바와 같이, 드레인 전극(66) 및 소스 전극(67)을 마스크로 하여, 에칭에 의해서 드레인 전극(66)과 소스 전극(67) 사이에 있는 채널 부분의 고저항 비정질 실리콘층(64)의 일부를 저저항 비정질 실리콘층(65)과 함께 제거(채널 에칭 공정)한다. 이 때, 드레인 전극(66)과 고저항 비정질 실리콘층(64) 사이 및 소스 전극(67)과 고저항 비정질 실리콘층(64) 사이의 저저항 비정질 실리콘층(65)은 에칭되지 않고 잔류된다. 마지막으로, 도 6의 (d)에 도시된 바와 같이, 드레인 전극(66) 및 소스 전극(67) 상, 및 채널 형성 부분에 보호막(68)을 형성하고, 드레인 전극(66) 및 소스 전극(67)의 각 단부를 에칭에 의해 노광시켜, 채널 에칭형 박막 트랜지스터를 형성한다.
문제점으로써, 상술된 종래의 채널 에칭형 박막 트랜지스터에서는, 채널 영역에서의 에칭량의 정밀도를 제어하는 것이 어렵기 때문에, 그 결과 채널 부분의 고저항 비정질 실리콘층(64)의 막 두께에 변동이 생겨, 박막 트랜지스터가 불안정하게 되거나, 불균일한 특성을 나타내게 한다. 또한, 트랜지스터의 특성을 안정화하기 위하여 고저항 비정질 실리콘층(64)의 막 두께를 두껍게 하면, 고저항 비정질 실리콘층(64)의 저항값이 증가하여, 박막 트랜지스터 내를 통류하는 전류가 고저항 비정질 실리콘층(64)을 횡단할 때에 증가된 저항값에 의해서 전류량이 저하한다.
본 발명은 안정된 특성을 가지며 균일한 특성을 나타내는 채널 에칭형 박막 트랜지스터를 제공한다.
본 발명의 목적에 있어서, 박막 트랜지스터를 제조하는 방법이 제공되며, 기판 상에 게이트를 제공하는 단계와, 게이트 및 기판 상에 게이트 절연층을 제공하는 단계와, 게이트 절연층 상에 제1 저항을 갖는 실리콘층을 제공하는 단계와, 비정질 실리콘층 상에 불순물을 제공하는 단계를 포함한다. 또한, 본 발명은 비정질 실리콘을 갖는 컨택트부 상에 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하는 단계 및 채널 영역으로부터 불순물을 제거하고 불순물을 컨택트부로 확산시켜 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 단계를 제공한다.
본 발명의 다른 목적에 있어서, 박막 트랜지스터를 제조하는 방법이 제공되며, 기판 상에 게이트를 제공하는 단계와, 게이트 및 기판 상에 게이트 절연층을 제공하는 단계와, 게이트 절연층 상에 제1 저항을 갖는 실리콘층을 제공하는 단계와, 비정질 실리콘층 상에 불순물을 제공하는 단계를 포함한다. 또한, 본 발명은 비정질 실리콘을 갖는 컨택트부 상에 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하기 위하여 사용되는 공통 포토레지스트를 이용하여 실리콘층을 에칭하는 단계, 및 채널 영역으로부터 불순물을 제거하고 불순물을 컨택트부로 확산시켜 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 단계를 제공 한다.
본 발명의 또 다른 목적에 있어서, 박막 트랜지스터를 제조하는 방법이 제공되며, 기판 상에 게이트를 제공하는 단계와, 게이트 및 기판 상에 게이트 절연층을 제공하는 단계와, 게이트 절연층 상에 제1 저항을 갖는 실리콘층을 제공하는 단계와, 비정질 실리콘층 상에 불순물을 제공하는 단계를 포함한다. 또한, 본 발명은 불순물 제공된 실리콘층 상에 포토레지스트를 제공하고, 게이트를 마스크로서 이용하여 포토레지스트를 후면 노광(back exposing)하고, 게이트의 패턴과 거의 동일한 패턴을 현상하는 단계와, 그 패턴을 제거하여 비정질 실리콘을 갖는 컨택트부 상에 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하는 단계를 제공한다. 본 발명은 또한 채널 영역으로부터 불순물을 제거하고, 불순물을 컨택트부로 확산시켜 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 것을 제공한다.
본 발명의 또 다른 목적에 있어서, 박막 트랜지스터가 제공되며, 기판 상에 제공된 게이트, 게이트 및 기판 상에 제공된 게이트 절연층, 게이트 절연층 상에 제공된 제1 저항을 갖는 실리콘층, 비정질 실리콘층 상에 제공된 불순물을 포함한다. 또한, 본 발명은 비정질 실리콘을 갖는 컨택트부 상에 형성된 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 제공하며, 채널 영역으로부터 불순물을 제거하고, 불순물은 컨택트부로 확산하여 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성한다.
본 발명의 또 다른 목적에 있어서, 박막 트랜지스터가 제공되며, 기판 상에 제공된 게이트, 게이트 및 기판 상에 제공된 게이트 절연층, 게이트 절연층 상에 제공된 제1 저항을 갖는 실리콘층, 및 비정질 실리콘층 상에 제공된 불순물을 포함하며, 상기 실리콘층은 비정질 실리콘을 갖는 컨택트부 상에 형성된 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하는데 사용되는 공통 포토레지스트를 이용하여 에치된다. 또한, 본 발명은 채널 영역으로부터 제거되어질 불순물, 및 컨택트부로 확산되어 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 불순물을 제공한다.
본 발명의 또 다른 목적에 있어서, 박막 트랜지스터가 제공되며, 기판 상에 제공된 게이트, 게이트 및 기판 상에 제공된 게이트 절연층, 게이트 절연층 상에 제공된 제1 저항을 갖는 실리콘층, 비정질 실리콘층 상에 제공된 불순물을 포함한다. 또한, 본 발명은 비정질 실리콘을 갖는 컨택트부 상에 형성된 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 제공하며, 상기 채널 영역은 불순물 제공된 실리콘층 상에 포토레지스트를 제공하고, 상기 포토레지스트를 게이트를 마스크로서 이용하여 후면 노광하고, 게이트의 패턴과 거의 동일한 패턴으로 현상하고 패턴을 제거함으로써 형성된다. 또한, 본 발명은 채널 영역으로부터 제거되어질 불순물, 및 컨택트부로 확산되어 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 불순물을 제공한다.
본 발명의 또 다른 목적으로서 액정 표시기(LCD)를 제조하는 방법이 제공되며, 각각의 박막 트랜지스터를 상술된 방법으로 제조하여, LCD 기판 상에 배열된 복수의 박막 트랜지스터를 매트릭스 형태로 제공하는 단계를 포함한다.
본 발명의 또 다른 목적으로서 액정 표시 장치가 제공되며, LCD 기판 상에 매트릭스 형태로 배열된 복수의 박막 트랜지스터-각각의 박막 트랜지스터는 상술된 소자들을 포함함-를 포함한다.
본 발명의 상기 이점 및 특징들은 첨부되는 도면과 관련하여 제공되는 이하의 상세한 설명으로부터 더욱 명확히 이해될 것이다.
본 발명의 예시의 실시예는 이하에서 도면과 관련하여 설명될 것이다. 다른 실시예들이 이용될 수 있으며, 본 발명의 사상과 범위를 벗어나지 않으면서 구조적 또는 논리적 변경을 행할 수 있다. 다양한 재료 층들을 형성하기 위한 예시적인 공정 조건들이 이하에 기술되지만, 이것은 오직 대표적인 것일 뿐, 본 발명을 한정하는 것으로써 생각되는 것을 의미하는 것은 아니다. 또한, 본 발명이 액정 표시 소자에 의하여 서술되지만, 본 발명은 박막 트랜지스터를 이용하는 다른 반도체 장치들에도 적용가능하다. 유사한 항목들은 도면에서 유사한 참조 번호로서 언급된다.
도 1의 (a) 내지 (e)를 참조하면, 유리 기판(1), 게이트 전극(2), 질화 실리콘(SiN)을 포함하는 게이트 절연막(3), 트랜지스터 액티브부를 형성하는 고저항(<1E3 Ohm-cm) 비정질막(4), 불순물(5), 컨택트층을 형성하는 저저항(>1E9 Ohm-cm) 비정질 실리콘막(6), 드레인 전극(7), 소스 전극(8), 질화 실리콘(SiN)을 포함하는 보호막(9)이 도시되어 있다.
도 1의 (a)에 도시된 바와 같이, 유리 기판(1) 상에 스퍼터링법에 의해서 약 120 nm 두께의 크롬(Cr)막을 형성하고, 이 크롬(Cr)막을 포토에칭(photoetching)에 의해서 패터닝하여 게이트 전극(2)을 형성한다. 다음에, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 이하에 서술하는 것 같은 각종 층을 형성한다. 즉, 제일 먼저, SiH4, NH3 및 N2 등의 혼합 가스를 이용하여, 게이트 전극(2) 상에 300 nm 두께의 질화 실리콘(SiN)을 포함하는 게이트 절연막(3)을 형성한다. 다음에, SiH4 및 H2와 같은 혼합 가스를 이용하여, 게이트 절연막(3) 상에, 약 150-200 nm 두께의 고저항 비정질 실리콘막(4)을 형성한다. 다음에, 동일한 화학 기상 증착(CVD) 장치를 이용하여 PH3 가스를 분해하고, 인(P)을 포함하는 불순물(5)을 고저항 비정질 실리콘막(4)의 표면에 부착시켜, 도 1의 (a)에 도시된 구성(이하, 제1 구성으로 참조함)을 얻는다. 이 경우, 고저항 비정질 실리콘막(4)의 형성 단계와 불순물(5)을 부착하는 단계는 진공 상태를 유지한 채로 연속적으로 행하여 진다.
다음에, 도 1의 (b)에 도시된 바와 같이, 제1 구성에 대하여, SF6와 같은 에칭 가스를 이용한 드라이 에칭법에 의해, 불순물(5)이 부착된 고저항 비정질 실리콘막(4)의 불필요한 부분을 제거하여 섬 형상 부분을 형성한다. 이 후, 예를 들어, 스퍼터링법을 이용하여 실온에서 고저항 비정질 실리콘막(4) 상 및 게이트 절연막(3) 상에 약 120 nm 두께의 크롬(Cr)막을 형성한다. 몰리브덴(Mo) 같은 다른 금속을 이용할 수도 있다. 크롬(Cr)막을 포토에칭에 의해, 예를 들어 이암모늄 세륨(Ⅳ) 질산염(Ce(NH4)2(NO3)6) 수용액을 이용하여 패터닝함으로서, 드레인 전극(7) 및 소스 전극(8)을 형성하여, 도 1의 (b)에 도시된 구성(이하, 제2 구성이라 함)을 얻는다.
계속해서, 도 1의 (c)에 도시된 바와 같이, 제2 구성에 대하여, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 드레인 전극(7) 및 소스 전극(8)이 형성된 유리 기판(1)을 수소 플라즈마에 100 - 130 초 동안 노출시켜, 이에 의해 드레인 전극(7) 및 소스 전극(8)으로 덮어지지 않은 채널 부분의 고저항 비정질 실리콘막(4)의 표면에 부착한 불순물(5)을 제거하여(PH3 가스로서), 도 1의 (c)에 도시된 구성(이하, 제3 구성이라 함)을 얻는다.
다음에, 도 1의 (d)에 도시된 바와 같이, 제3 구성에 대하여, 진공속에서 약 300℃-320℃의 온도에서 열 어닐링을 10-15 분간 실시한다. 그 다음에, 드레인 전극(7) 및 소스 전극(8)과 접촉하는 고저항 비정질 실리콘막(4)의 표면에 부착시킨 인(P)을 포함하는 불순물(5)을 고저항 비정질 실리콘막(4)의 표면으로부터 약 50 nm의 깊이까지 확산시켜, 드레인 전극(7) 및 소스 전극(8)이 접촉하는 고저항 비정질 실리콘막(4) 내에 저저항 비정질 실리콘막을 포함하는 컨택트층(6)을 형성하여, 도 1의 (d)에 도시된 구성(이하, 제4 구성이라 함)을 얻는다.
마지막으로, 도 1의 (e)에 도시된 바와 같이, 제4 구성에 대하여, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 노출 표면 부분에 SiH4, NH3 및 N2 등의 혼합 가스를 이용하여 약 500 nm 두께의 질화 실리콘(SiN)을 포함하는 보호막(9)을 형성한다. 이렇게 형성된 질화 실리콘(SiN)막은 SF6 와 같은 에칭 가스를 이용한 드라 이 에칭법에 의해 불필요한 부분을 제거하도록 에칭하고, 드레인 전극(7) 및 소스 전극(8)의 일부를 노출시켜, 채널 에칭형 박막 트랜지스터가 완성된다.
대안으로, 상기 수소 플라즈마에 의해 불순물(5)을 제거하는 단계, 열 어닐링 단계 및 보호막(9)을 형성하는 단계는, 플라즈마 화학 기상 성장(CVD) 장치에 공급되는 가스를 전환함으로써, 동일한 장치 내에서 연속적으로 실시할 수 있다. 또한, 보호막(9)을 300℃의 온도에서 형성하는 경우에는, 이 보호막(9)의 형성 시에 불순물(5)로서의 인(P)이 고저항 비정질 실리콘막(4)의 표면으로부터 내부로 확산하기 때문에, 도 1의 (d)에서의 열 어닐링 단계를 생략할 수 있다.
그러므로, 박막 트랜지스터를 제조하는 방법에는 기판 상에 게이트를 제공하는 단계, 상기 게이트 및 기판 상에 게이트 절연층을 제공하는 단계, 상기 게이트 절연층 상에 제1 저항을 갖는 실리콘 층을 제공하는 단계 및 상기 비정질 실리콘층 상에 불순물을 제공하는 단계가 제공된다. 또한, 본 발명은 비정질 실리콘을 갖는 컨택트부 상에 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하는 단계 및 상기 채널 영역으로부터 불순물을 제거하고 불순물을 컨택트부로 확산시켜 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 단계를 제공한다.
도 2는 제1 실시예에 따른 박막 트랜지스터가 나타내는 드레인 전류 Id의 게이트 전압 Vg 에 대한 의존성(Id-Vg 특성)을 나타내는 특성 그래프이다. 도 2에 있어서, 횡축은 V로 나타내어진 게이트 전압 Vg이고, 종축은 A로 나타내어진 드레인 전류 Id를 의미하며, 곡선 a는 제1 실시예에 의한 박막 트랜지스터의 특성을 나타내고, 곡선 b는 수소 플라즈마에 의한 불순물 제거 단계를 생략한 박막 트랜지스 터(이하, 참고예 1이라 함)의 특성을 나타내며, 곡선 c는 열 어닐링에 의한 불순물 확산 단계를 생략한 박막 트랜지스터(이하, 참고예 2라 함)의 특성을 나타낸다. 이들 특성 그래프에 있어서, 박막 트랜지스터의 드레인과 소스 전극 사이의 인가 전압은 1O V 이다.
도 2의 곡선 a에 도시된 바와 같이, 본 발명의 박막 트랜지스터는 게이트 전압 Vg를 음의 값으로부터 양의 값으로 변화하게 하는 경우, 계단형의 스위칭 특성을 나타내며, 음에서 양의 전압으로 전환점인 Vg=0V를 넘으면, 저레벨이었던 드레인 전류 Id가 급격히 증가하여 이 때의 온-오프(ON-OFF) 전류비가 107를 넘게된다. 그러나, 도 2의 곡선 b에 도시된 바와 같이, 참고예 1에서, 드레인 전류 Id가 게이트 전압 Vg에 의존하지 않고 거의 상수값을 나타내어, 본 발명의 트랜지스터에서 처럼 만족스러운 스위치 특성을 얻을 수 없다. 또한, 도 2의 곡선 c에 도시된 바와 같이, 참고예 2에서는, 드레인 전류 Id가 게이트 전압 Vg= 5 V를 경계로 하여, 감소 경향으로부터 증가 경향으로의 전환을 나타내지만, 역시 본 발명의 박막 트랜지스터와 같이 만족스러운 스위칭 특성을 얻을 수 없는 것이다.
또한, 본 발명의 박막 트랜지스터에 대하여, 채널 부분을 포함시킨 고저항 비정질 실리콘막(4)의 원소 분포를, 전자선 에너지 손실 분광(EELS)법 또는 2차 이온질량 분석(MIS)법을 이용하여 측정한 결과, 드레인 전극(7) 및 소스 전극(8)과 고저항 비정질 실리콘막(4)과의 접촉부에서, 고저항 비정질 실리콘막(4)의 표면에서 약 50 nm의 깊이에 불순물(5)로써의 인(P)이 0.01% 이상 확산한다는 것이 확인 되었다. 이 부분이 저저항 비정질 실리콘막, 즉 컨택트층(6)을 형성하고 있고, 불순물(5)로써의 인(P)의 확산량이 0.01% 이하인 고저항 비정질 실리콘막(4)의 채널 부분은 컨택트층(6)에 대하여 볼록 단면 형상을 가진다.
또한, 참고예 1에 대하여, 채널 부분을 포함시킨 고저항 비정질 실리콘막(4)의 원소 분포를, 전자선 에너지 손실 분광(EELS)법 또는 2차 이온질량 분석(MIS)법을 이용하여 측정하였을 때, 불순물(5)로써의 인(P)이 채널 부분을 포함하는 고저항 비정질 실리콘막(4)의 표면에서 약 50 nm의 영역 전체에 확산하였다.
또한, 참고예 2에 대하여, 동일 채널 부분을 포함시킨 고저항 비정질 실리콘막(4)의 원소 분포를, 전자선 에너지 손실 분광(EELS)법 또는 2차 이온질량 분석(MIS)법을 이용하여 측정하였을 때, 고저항 비정질 실리콘막(4)의 표면에 불순물(5)로써의 인(P)이 국부적으로 존재하고, 고저항 비정질 실리콘막(4)의 내부에 충분히 확산하지 않았다.
다음에, 본 발명에 의한 박막 트랜지스터에 있어서, 고저항 비정질 실리콘막(4)의 막 두께를 30 nm까지 감소시킨다고 해도, 트랜지스터의 특성이 불안정하게 되지 않았다. 고저항 비정질 실리콘막(4)을 드레인 전류 Id가 횡단할 때에, 고저항 비정질 실리콘막(4)의 저항의 감소에 의하여, 양의 게이트 전압 Vg의 변화에 대한 드레인 전류 Id의 변화 비율은 약 3배 증가 하였다.
또한, 고저항 비정질 실리콘막(4)의 막 두께를 30 nm까지 감소시킨 본 발명에 의한 박막 트랜지스터에, 약 1000룩스(lux)의 백색 광을 조사하여 광 누설 전류를 측정한 바, 광 누설 전류값을 약 1 자릿수(digit) 감소시킬 수 있었다. 이 이 유는, 광 누설 전류의 원인이 되는 광 캐리어를 발생시키는 비정질 실리콘막(4)의 두께가 약 1/5 정도로 저하되기 때문이다.
상기 실시예에 있어서는, 드레인 전극(7) 및 소스 전극(8)을 형성할 때에, 크롬(Cr)막을 형성한 후, 이 크롬(Cr)막을 포토에칭(photoetching)에 의해 패터닝하여 드레인 전극(7) 및 소스 전극(8)을 형성하고 있는 예에 대하여 설명하였지만, 상술된 드레인 전극(7) 및 소스 전극(8)을 형성하는 수단을 대신해서, 잉크젯트법을 이용하여 형성할 수도 있다. 즉, 금속미립자를 포함한 유기 매체를 전극 패턴에 따라피복하고, 온도 300℃에서 10분간 소성하여 유기 매체를 휘발시켜, 금속미립자를 응집시키는 것이다. 이 경우, 수소 플라즈마에 의한 채널부에서 불순물(5)로서의 인(P)을 제거하는 불순물 제거 단계를 피복 공정과 소성 공정 사이에 배치하면, 소성 공정 시에 불순물(5)로서의 인(P)이 고저항 비정질 실리콘막(4)의 내부로 확산하고, 드레인 전극(7) 및 소스 전극(8)과, 컨택트층(6)을 동시에 형성할 수가 있어, 열 어닐링 단계를 생략할 수 있다.
도 3의 (a) 내지 (e)를 참조하여, 제2 실시예에 의한 박막 트랜지스터 및 그 제조 공정에 대하여 설명한다. 우선, 도 3의 (a)에 도시된 바와 같이, 유리 기판(1) 상에 스퍼터링법에 의해서 약 120 nm 두께의 크롬(Cr)막을 형성하고, 이 크롬(Cr)막을 포토에칭에 의해서 패터닝하여 게이트 전극(2)을 형성한다. 이 후, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 이하에 서술되는 각종 막을 형성한다. 즉, 먼저, SiH4, NH3 및 N2 등의 혼합 가스를 이용하여, 게이트 전극(2) 상에 300 nm 두께의 질화 실리콘(SiN)을 포함하는 게이트 절연막(3)을 형성한다. 그 다음에, SiH4과 H2와 같은 혼합 가스를 이용하여, 게이트 절연막(3) 상에 약 150-200 nm 두께의 고저항 비정질 실리콘막(4)을 형성한다. 다음에, 동일한 화학 기상 증착(CVD) 장치를 이용하여 PH3 가스를 분해하여, 고저항 비정질 실리콘막(4)의 표면에 인(P)을 포함하는 불순물(5)을 부착시킨다. 다음에, 스퍼터링법을 이용하여 불순물(5)이 부착된 고저항 비정질 실리콘막(4) 상에 약 120 nm 두께의 크롬(Cr)막을 형성시켜, 도 3의 (a)에 도시된 구성(이하, 제1 구성이라 함)을 얻는다. 또한, 이 경우에 있어서도, 고저항 비정질 실리콘막(4)의 형성 단계와 불순물(5)의 부착 단계와 크롬(Cr)막의 증착 단계는 진공 상태를 유지한 채로 연속적으로 행하여진다.
다음에, 도 3의 (b)에 도시된 바와 같이, 제1 구성에 대하여, 에칭에 의해 불순물(5)이 부착된 고저항 비정질 실리콘막(4) 및 크롬(Cr)막의 불필요한 부분을 제거하여, 섬 형상부를 형성한다. 이 후, 채널 부분에 대응하는 크롬(Cr)막을 에칭하고, 드레인 전극(7) 및 소스 전극(8)을 형성하여, 도 3의 (b)에 도시된 구성(이하, 제2 구성이라 함)을 얻는다.
다음에, 도 3의 (c)에 도시된 바와 같이, 제2 구성에 대하여, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 드레인 전극(7) 및 소스 전극(8)이 형성된 유리 기판(1)을 수소 플라즈마에 약 100-130초 동안 노출하고, 드레인 전극(7) 및 소스 전극(8)으로 덮어지지 않은 채널 부분의 고저항 비정질 실리콘막(4)의 표면에 부착 한 불순물(5)을 제거(PH3 가스로)하여, 도 3의 (c)에 도시된 구성(이하, 제3 구성이라 함)을 얻는다.
다음에, 도 3의 (d)에 도시된 바와 같이, 제3 구성에 대하여, 진공속에서 약 300℃-320℃의 온도에서 약 10-15분간 열 어닐링을 실시하고, 드레인 전극(7) 및 소스 전극(8)과 접촉하는 고저항 비정질 실리콘막(4)의 표면에 부착시킨 인(P)을 포함하는 불순물(5)을 고저항 비정질 실리콘막(4)의 표면에서 약 50 nm의 깊이까지 확산시켜, 드레인 전극(7) 및 소스 전극(8)과 접촉하는 고저항 비정질 실리콘막(4) 내에 저저항 비정질 실리콘막으로 구성된 컨택트층(6)을 형성하여, 도 3의 (d)에 도시된 구성(이하, 제4 구성이라 함)을 얻는다.
마지막으로, 도 3의 (e)에 도시된 바와 같이, 제4 구성에 대하여, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 노출 표면 부분에, SiH4, NH3 및 N2와 같은 혼합 가스를 이용하여 약 500 nm 두께의 질화 실리콘(SiN)을 포함하는 보호막(9)을 형성한다. 형성된 질화 실리콘(SiN)막을 SF6와 같은 에칭 가스를 이용한 드라이 에칭법에 의해, 불필요한 부분을 에칭 제거하고, 드레인 전극(7) 및 소스 전극(8)의 일부를 노출시켜, 채널 에칭형 박막 트랜지스터가 완성된다.
제2 실시예에 있어서, 도 3의 (b)에 나타내어진 에칭 공정에서의 포토레지스트로서, 예를 들면, "니케이 마이크로디바이스(Nikkei Microdevice)"(2000년 6월호, 175페이지)에 기재된 바와 같이, 채널 부분에서는 막 두께가 얇고, 드레인 전극(7)과 소스 전극(8)의 상의 막 두께가 두꺼운 오목 단면 형태를 갖는 포토레지스 트를 이용하는 경우, 모든 에칭 공정들을 동일하거나 혹은 공통의 포토레지스트에 의해 실시할 수 있다. 즉, 오목 단면 형태를 갖는 포토레지스트를 이용하여, 크롬(Cr)막 및 고저항 비정질 실리콘막(4)을 섬 형상으로 가공한다. 다음에, 이 포토레지스트에 대하여 산소 플라즈마를 이용하여, 채널 부분의 얇은 부분이 완전하게 제거되고, 드레인 전극(7)과 소스 전극(8)의 상에 두꺼운 부분이 남도록 에칭이 행해진다. 다음에, 남은 포토레지스트를 마스크로 이용해서 크롬(Cr)막을 에칭하여, 드레인 전극(7) 및 소스 전극(8)을 형성한다. 이 경우에 있어서도, 각 에칭 단계, 불순물의 제거 단계 및 보호막 형성 단계는, 진공 상태를 유지하면서 연속적으로 실시할 수 있다.
종래의 채널 에칭형 박막 트랜지스터의 제조 방법에 있어서는, 채널 부분의 포토레지스트를 제거하는 단계, 크롬(Cr)막에 대해 에칭하는 단계 및 채널 에칭 단계를 연속적으로 행할 필요가 있기 때문에, 각 에칭 단계에서의 에칭량의 제어성이 만족스럽지 않으며, 고저항 비정질 실리콘막(4)의 두께를 200 nm 이상으로 하지 않으면, 안정한 트랜지스터 특성을 얻을 수 없었다. 그러나, 본 발명에 의한 박막 트랜지스터의 제조 방법에 있어서는, 채널 에칭 공정이 제거되었기 때문에, 고저항 비정질 실리콘막(4)의 두께를 50 nm까지 감소시킨다 해도 안정된 트랜지스터 특성을 얻을 수 있으며, 더욱, 각각의 단계를 진공 상태를 유지한 채로 연속적으로 실행하는 경우에, 대기 중에 부유하는 이물의 부착 등에 의한 박막 트랜지스터의 결함의 발생 비율을 최소화할 수 있다.
그러므로, 본 발명은 기판 상에 게이트를 제공하는 단계, 상기 게이트 및 기 판 상에 게이트 절연층을 제공하는 단계, 상기 게이트 절연층 상에 제1 저항을 갖는 실리콘 층을 제공하는 단계 및 상기 비정질 실리콘층 상에 불순물을 제공하는 단계를 포함하는 박막 트랜지스터 제조 방법이 제공된다. 또한, 본 발명은 비정질 실리콘을 갖는 컨택트부 상에 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하기 위하여 사용되는 공통 레지스트를 이용하여 실리콘층을 에칭하는 단계, 및 상기 채널 영역으로부터 불순물을 제거하고 불순물을 컨택트부로 확산하여 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 단계를 제공한다.
도 4는 본 발명에 따른 박막 트랜지스터를 제조하는데 이용되는 제조 장치를 도시한 도면이다. 도 4에는, 에칭 장치(10), 보호막 형성 장치(11) 및 연결 기구(12)가 도시된다. 에칭 장치(10) 및 보호막 형성 장치(11)는 연결 기구(12)를 통해 결합되어 있고, 양 장치(10, 11) 및 연결 기구(12) 안은 진공 상태로 유지되어 있다.
우선, 도 3의 (a)에 도시된 바와 같이, 유리 기판(1) 상에 게이트 전극(2)을 형성하고, 기판(1) 상 및 게이트 전극(2) 상에 게이트 절연막(3)을 형성하고, 게이트 절연막(3) 상에 고저항 비정질 실리콘막(4)을 형성하고, 고저항 비정질 실리콘막(4)의 표면에 불순물(5)을 부착시켜, 불순물(5)이 부착된 고저항 비정질 실리콘막(4) 상에 크롬(Cr)막을 형성하여 제1 구성을 얻고, 이 제1 구성에 오목 단면형의 포토레지스트를 형성한다.
그 후, 포토레지스트가 형성된 제1 구성을 드라이 에칭 장치(10)에 넣어, 이하의 절차에 의해서 가스를 전환하여, 도 3의 (b)에 도시된 고저항 비정질 실리콘 막(4), 드레인 전극(7) 및 소스 전극(8)에 대한 가공 처리, 도 3의 (c)에 나타내여진 채널 부분의 불순물(5)의 제거 처리, 및 포토레지스트 제거 처리를 실행한다. 우선, 불소계 가스를 이용하여 크롬(Cr)막 및 고저항 비정질 실리콘막(4)을 일괄하여 섬 형상으로 드라이 에칭 가공한다. 다음에, 산소 플라즈마 에셔(asher)를 이용하여 포토레지스트를 에칭하고, 채널 부분의 크롬(Cr)막의 표면을 노출시킨다. 다음에, 다시 불소계 가스를 이용하여 드라이 에칭에 의해 채널 부분의 크롬(Cr)막을 제거하여, 드레인 전극(7) 및 소스 전극(8)을 형성한다. 계속해서, 수소 가스를 도입하여 채널 부분의 불순물(5)을 제거한다. 다음에, 산소 플라즈마 에셔에 의하여, 드레인 전극(7) 상 및 소스 전극(8) 상의 포토레지스트를 제거한다.
다음에, 드라이 에칭 장치(10)에서 각종의 처리를 행한 후의 기판(1)을, 드라이 에칭 장치(10)로부터 연결 기구를 통해서, 플라즈마 화학 기상 증착(CVD) 장치를 포함하는 보호막 형성 장치(11)로 진공 상태를 유지한 채로 이동시킨다. 보호막 형성 장치(11)에 있어서는, 처음에 열 어닐링에 의해서, 불순물(5)을 고저항 비정질 실리콘막(4)의 내부로 확산시켜, 드레인 전극(7) 및 소스 전극(8) 사이의 접촉 부분에서의 고저항 비정질 실리콘막(4) 내에 컨택트층(6)을 형성한다. 그 후, 노출부분에 질화 실리콘(SiN)을 포함하는 보호막(9)을 형성한다. 이 제조 장치를 이용함으로써, 백 채널의 표면을 대기에 노출하지 않기 때문에, 대기 중의 부유물의 부착이 없는 양호한 특성의 박막 트랜지스터를 얻을 수 있다.
다음에, 도 5의 (a) 내지 (f)는 제3 실시예에 의한 박막 트랜지스터 및 그 제조 방법을 도시한다. 처음에, 도 5의 (a)에 도시된 바와 같이, 유리 기판(1) 상 에 게이트 전극(2)을 형성하고, 유리 기판(1) 상 및 게이트 전극(2) 상에 300 nm 두께의 질화 실리콘막으로 구성된 게이트 절연막(3)을 형성하고, 게이트 절연막(3) 상에 50 nm 두께의 고저항 비정질 실리콘막(4)을 형성하고, 그 다음에, 진공 상태를 유지한 채로 고저항 비정질 실리콘막(4)의 표면 상에 인(P)을 포함하는 불순물(5)을 부착시켜, 도 5의 (a)에 도시된 구성(이하, 제1 구성이라 함)을 얻는다.
다음에, 도 5의 (b)에 도시된 바와 같이, 제1 구성에 대하여, 스핀 코팅 장치를 이용하여 두께 약 2㎛로 포토레지스트를 균일하게 피복한다. 포토레지스트를 피복한 후, 유리 기판(1)의 이면으로부터 게이트 전극(2)을 마스크로 이용하여 노광(후면 노광법(back exposure method))을 행하여, 후속하여 현상함으로써, 게이트 전극(2)의 패턴과 거의 동일한 레지스트 패턴(13)을 형성한다. 그 다음에, 스퍼터링법을 이용하여, 레지스트 패턴(13) 상 및 불순물(5)을 부착시킨 고저항 비정질 실리콘막(4) 상에 약 120 nm 두께의 크롬(Cr)막(14)을 형성하여, 도 5의 (b)에 도시된 구성(이하, 제2 구성이라 함)을 얻는다.
다음에, 도 5의 (c)에 도시된 바와 같이, 제2 구성에 대하여, 레지스트 박리액을 이용하여 레지스트 패턴(13) 및 그 위에 형성된 크롬(Cr)막(14)을 함께 제거한다. 이 후, 포토에칭에 의해, 크롬(Cr)막(14)을 가공함으로써, 드레인 전극(7) 및 소스 전극(8)을 형성하여, 도 5의 (c)에 도시된 구성(이하, 제3 구성이라 함)을 얻는다. 이 경우, 레지스트 패턴(13) 상의 크롬(Cr)막(14)은 레지스트 패턴(13)과 함께 제거되기 때문에, 게이트 전극(2)이 드레인 전극(7) 및 소스 전극(8)과 중첩 하지 않는 자기 정합형(self-aligned) 전극 구조를 얻는다.
계속해서, 도 5의 (d)에 도시된 바와 같이, 제3 구성에 대하여, 수소 플라즈마 처리에 의해 채널 부분의 고저항 비정질 실리콘막(4)의 표면에 부착한 불순물(5)을 제거하여, 도 5의 (d)에 도시된 구성(이하, 다시 제4 구성이라 함)을 얻는다. 다음에, 도 5의 (e)에 도시된 바와 같이, 제4 구성에 대하여, 열 어닐링에 의해 드레인 전극(7) 및 소스 전극(8)과, 고저항 비정질 실리콘막(4)과의 사이의 접촉 부분에 부착한 불순물(5)을 고저항 비정질 실리콘막(4)의 내부로 확산시키고, 확산 부분의 고저항 비정질 실리콘막(4) 전체를 저항 비정질 실리콘막을 포함하는 컨택트층(6)로써 형성하여, 도 5의 (e)에 도시된 구성(이하, 제5 구성이라 함)을 얻는다. 그 다음에, 도 5의 (f)에 도시된 바와 같이, 플라즈마 화학 기상 증착(CVD) 장치를 이용하여, 500 nm 두께의 질화 실리콘(SiN)을 포함하는 보호막(9)을 형성하고, 에칭에 의해서 드레인 전극(7) 및 소스 전극(8)의 일부를 노출시켜, 박막 트랜지스터를 완성한다.
제3 실시예에 의한 박막 트랜지스터에 있어서, 고저항 비정질 실리콘막(4)의 두께는 50 nm 이하까지 충분히 얇게 할 수 있기 때문에, 고저항 비정질 실리콘막(4)이 노광된 광을 광범하게 흡수하지 않고, 포토레지스트를 충분히 감광시킬 수 있다. 또한, 제3 실시예에 의한 박막 트랜지스터에 있어서, 도 5의 (e)에 도시된 바와 같이, 고저항 비정질 실리콘막(4)의 소스 전극(6) 및 드레인 전극(7)과의 접촉 계면으로부터 게이트 절연막(3)과의 접촉 계면에까지 불순물(5)을 확산시켜, 그 확산 부분을 저저항 비정질 실리콘막을 포함하는 컨택트층(6)으로서 형성 하기 때문에, 드레인 전류가 고저항 비정질 실리콘막(4)을 횡단할 때에 발생되는 저항이 감소되어져, 박막 트랜지스터의 스위치 온 시의 드레인 전류도 증가한다. 또한, 제3 실시예에 따른 박막 트랜지스터에 있어서는, 게이트 전극(2)이 드레인 전극(7) 및 소스 전극(8)과 중첩하고 있지 않기 때문에, 소망하는 캐패시턴스를 형성할 수 있으며, 캐패시턴스에 의해서 생기는 게이트 전압 파형의 지연을 일으키지 않는다.
그러므로, 본 발명은 박막 트랜지스터를 제조하는 방법을 제공하며, 기판 상에 게이트를 제공하는 단계와, 게이트 및 기판 상에 게이트 절연층을 제공하는 단계와, 게이트 절연층 상에 제1 저항을 갖는 실리콘층을 제공하는 단계와, 비정질 실리콘층 상에 불순물을 제공하는 단계를 포함한다. 또한, 본 발명은 불순물 제공된 실리콘층 상에 포토레지스트를 제공하는 단계, 및 게이트를 마스크로서 이용하여 포토레지스트를 후면 노광(back exposing)하고 게이트의 패턴과 실질적으로 동일한 패턴으로 현상하는 단계와, 그 패턴을 제거하여 비정질 실리콘을 갖는 컨택트부 상에 채널 영역에 의해 분리된 드레인 전극 및 소스 전극을 형성하는 단계를 제공한다. 본 발명은 또한 채널 영역으로부터 불순물을 제거하고, 불순물을 컨택트부로 확산시켜 제1 저항보다 적어도 낮은 제2 저항을 갖는 컨택트층을 형성하는 것을 제공한다.
도 7을 참조하면, 본 발명의 박막 트랜지스터를 채용하는 예시의 LCD가 도시된다. 유의할 점은, 도시된 LCD가 "반사형" LCD이며, 본 발명의 박막 트랜지스터를 이용하는 임의의 LCD를 제조할 수 있다. 참조 번호 71은 상부 기판을 나타내 고, 참조 번호 72는 하부 기판, 참조 번호 73은 액정층, 참조 번호 74는 위상 플레이트, 참조 번호 75는 편광 플레이트, 참조 번호 76은 컬러 필터, 참조 번호 77은 블랙 매트릭스, 참조 번호 78은 평탄층, 참조 번호 79는 공통 전극, 참조 번호 710은 제1 배향막, 참조 번호 711은 제1 절연막, 참조 번호 712는 제2 절연막, 참조 번호 713은 광-확산 반사 전극, 참조 번호 714는 리세스 및 돌출부 형성층, 참조 번호 715는 제2 배향막, 참조 번호 716은 본 발명의 박막 트랜지스터, 및 참조 번호 717은 쓰루-홀(through-hole)을 나타낸다.
상부 기판(71)의 일측(상부측) 상에는 위상 플레이트(74)와 편광 플레이트(75)가 제공되며, 다른 측(하부측)에는 컬러 필터(76)와 블랙 매트릭스(77)의 조합부, 평탄층(78), 공통 전극(79) 및 제1 배향막(710)이 제공된다. 하부 기판(72)의 일측(상부측) 상에는 제1 절연막(711), 제2 절연막(712), 리세스 및 돌출부 형성층(714), 광-확산 반사형 전극(713) 및 제2 배향막(715)이 제공된다. 상부 기판(71)의 다른 측(하부 측)과 하부 기판(72)의 일측(상부측) 사이에는 액정층(73)이 끼워져 있다. 박막 트랜지스터(716)는 본 발명의 채널 에칭형이며, 하부 기판(72)의 일측(상부측) 상에 배치되어 있고, 박막 트랜지스터(716)의 전극들은 각각 스캐닝 라인(도시되지 않음), 신호 라인(도시되지 않음) 및 광-확산 반사형 전극(713)에 도전 접속되어 있다. 스캐닝 라인과 신호 라인은 각각 병렬로 배치된 스캐닝 라인 그룹 및 신호 라인 그룹의 멤버이며, 스캐닝 라인 그룹과 신호 라인 그룹은 서로 직각으로 설치되어 있으며 제1 절연막(711)에 의해 서로 절연되어 있다. 신호 라인과 광-확산 반사형 전극(713)은 제2 절연막(712)에 의해 서로 절연되어 있는 한편, 서로 대응하는 광-확산 반사형 전극(713)과 박막 트랜지스터(716)의 전극은 쓰루-홀(717)을 통하여 서로 도전 접속되어 있다. 리세스 및 돌출부 형성층(714)은 제2 절연막(712) 상에 설치되어 리세스 및 돌출부 형성층(714) 상에 설치된 광-확산 반사형 전극(713)에 리세스-및-돌출 패턴을 준다. 광-확산 반사형 전극(713) 상에 설치된 제2 배향막(715)은 액정층(73)의 액정 배향 방향을 정의한다.
상부 기판(71)은 예를 들어 붕규산 유리(borosilicate glass)로 이루어지며, 약 0.7mm의 두께를 가진다. 컬러 필터(76)는 적, 녹 및 청의 연속부의 반복된 스트라이프의 형태를 가지며, 수지로 이루어진 블랙 매트릭스(77)는 픽셀들 사이의 갭에 제공된다. 컬러 필터(76)와 블랙 매트릭스(77)의 조합부에 형성된 리세스 및 돌출부는 수지로 이루어진 평탄층(78)에 의해 평탄화된다. 공통 전극(79)은 예를 들어 ITO(Indium Tin Oxide)로 구성되며 약 0.2㎛의 두께를 가진다. 제1 배향막(710)은 예를 들어 약 0.2㎛의 두께를 갖는다.
하부 기판(72)은 예를 들어 상부 기판(71)과 동일한 붕규산 유리로 구성되며, 약 0.7mm의 두께를 갖는다. 제2 배향막(715)은 예를 들어 약 0.2㎛의 두께를 갖는다. 신호 라인과 스캐닝 라인은 예를 들어 크롬(Cr)으로 구성되며, 제1 절연막(711)은 예를 들어 질화 실리콘(SiN)으로 구성된다. 제2 절연막(712)과, 리세스 및 돌출부 형성층(714)은 유기 물질로 구성된다. 리세스 및 돌출부 형성층(714)은 처음에 포토리소그래피법에 의해 원기둥 형태로 형성되며, 그후 열 완화에 의해 돌출 형태로 형성된다. 리세스 및 돌출부 형성층(714)은 광 간섭 효과에 기인한 착 색을 제거하도록 하기 위하여 임의로 형성된다.
본 발명이 예시의 실시예에 관하여 상술되었지만, 본 발명의 사상과 범위를 벗어나지 않고 다양한 변경과 치환을 할 수 있다는 것은 분명하다. 따라서, 본 발명은 상술되어진 설명에 한정되는 것으로 고려되는 것이 아니라, 오직 첨부되는 청구항의 범위에 의해서 한정되는 것이다.
본 발명에 따르면, 안정된 특성을 가지며 균일한 특성을 나타내는 채널 에칭형 박막 트랜지스터를 제공한다.

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  99. 기판상에 형성된 게이트 전극과, 상기 게이트 전극 상 및 상기 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 고 저항 비정질 실리콘막과, 상기 고 저항 비정질 실리콘막 상의 각 일부에 컨택트 층을 개재하여 형성된 드레인 전극 및 소스 전극을 갖는 박막 트랜지스터에 있어서,
    상기 컨택트층은, 상기 고 저항 비정질 실리콘 막과 상기 드레인 전극 및 상기 소스 전극과의 접촉 부분의 상기 고 저항 비정질 실리콘막의 내부에 형성된 저 저항 영역이고, 상기 저 저항 영역은, 상기 고 저항 비정질 실리콘 막의 내부에 인으로 이루어지는 불순물을 0.01% 이상의 확산량으로 확산하여 형성된 것인 것을 특징으로 하는 박막 트랜지스터.
  100. 제99항에 있어서,
    상기 드레인 전극과 상기 소스 전극 사이에 형성되는 채널 폭은, 상기 게이트 전극보다도 좁은 것을 특징으로 하는 박막 트랜지스터.
  101. 제99항에 있어서,
    상기 드레인 전극과 상기 소스 전극 사이에 형성되는 채널 폭은, 상기 게이트 전극과 동일한 것을 특징으로 하는 박막 트랜지스터.
  102. 제99항 내지 제101항 중 어느 한 항에 있어서,
    상기 컨택트층은, 상기 드레인 전극 및 상기 소스 전극의 하부의 상기 고 저항 비정질 실리콘 막의 전부가 저 저항 영역이 된 것을 특징으로 하는 박막 트랜지스터.
  103. 기판 상에 게이트 전극을 형성하는 제1공정과,
    상기 기판 상 및 상기 게이트 전극 상에 게이트 절연막을 형성하는 제2공정과,
    상기 게이트 절연막 상에 고 저항 비정질 실리콘막을 형성하는 제3공정과,
    상기 고 저항 비정질 실리콘 막의 전 표면에 인으로 이루어지는 불순물을 부착하는 제4공정과,
    상기 인으로 이루어지는 불순물을 부착한 고 저항 비정질 실리콘 막을 섬 형상으로 잔류시키고, 나머지를 제거하는 제5공정과,
    상기 인으로 이루어지는 불순물을 부착한 고 저항 비정질 실리콘 막 상의 일부를 포함하는 영역 상에 드레인 전극 및 소스 전극을 형성하는 제6공정과,
    상기 드레인 전극 및 소스 전극 사이의 노출된 상기 인으로 이루어지는 불순물을 부착한 고 저항 비정질 실리콘 막의 영역으로부터 상기 부착한 인으로 이루어지는 불순물을 제거하는 제7공정과,
    열 처리에 의해 상기 드레인 전극 및 상기 소스 전극과 상기 부착한 인으로 이루어지는 불순물을 고 저항 비정질 실리콘 막과의 접촉 부분의 인으로 이루어지는 불순물을 상기 고 저항 비정질 실리콘 막 내에 확산시켜, 저 저항의 컨택트층을 형성하는 제8공정을 거쳐 박막 트랜지스터를 형성하고 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  104. 기판 상에 게이트 전극을 형성하는 제1공정과,
    상기 기판 상 및 상기 게이트 전극 상에 게이트 절연막을 형성하는 제2공정과,
    상기 게이트 절연막 상에 고 저항 비정질 실리콘 막을 형성하는 제3공정과,
    상기 고 저항 비정질 실리콘 막의 전 표면에 인으로 이루어지는 불순물을 부착하는 제4공정과,
    상기 인으로 이루어지는 불순물을 부착한 고 저항 비정질 실리콘 막 상에 포토레지스트막을 형성하는 제5공정과,
    상기 기판측으로부터 상기 포토레지스트 막을 노광하여, 상기 게이트 절연막과 동일 폭의 포토레지스트 패턴을 형성하는 제6공정과,
    상기 포토레지스트 패턴 상 및 상기 인으로 이루어지는 불순물을 부착한 고 저항 비정질 실리콘 막 상에 금속층을 형성하는 제7공정과,
    상기 포토레지스트 패턴 및 그 상의 금속층을 제거하여 드레인 전극 및 소스 전극을 형성하는 제8공정과,
    상기 드레인 전극 및 상기 소스 전극사이의 노출된 상기 인으로 이루어지는 불순물을 부착한 고 저항 비정질 실리콘 막의 영역으로부터 상기 부착한 인으로 이루어지는 불순물을 제거하는 제9공정과,
    열 처리에 의해 상기 드레인 전극 및 상기 소스 전극과 상기 부착한 인으로 이루어지는 불순물을 고 저항 비정질 실리콘 막과의 접촉 부분의 불순물을 상기 고 저항 비정질 실리콘 막 내에 확산시켜, 저 저항의 컨택트층을 형성하는 제10공정과,
    상기 드레인 전극 상 및 상기 소스 전극 상을 제외하는 표면 영역에 보호막을 형성하는 제11공정을 거쳐 박막 트랜지스터를 형성하고 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  105. 제104항에 있어서,
    상기 제10공정에서의 열 처리를 상기 제11공정에서의 보호막의 형성 시의 열 처리에 의해서 행하고 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  106. 제103항 내지 제105항 중 어느 한 항에 있어서,
    상기 전 공정은, 진공 상태에서 결합 되어 있는 에칭 장치 및 보호막 형성 장치를 이용하여, 이들 장치 내에서 진공 상태를 유지한 채로 연속적으로 행하고 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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