JPS60217669A - 非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置 - Google Patents
非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非晶質シリコン電界効果トランジスタに関し、
特に薄膜トランジスタ、同トランジスタの製法および液
晶表示装置における前記装置の使用に関するものである
。
特に薄膜トランジスタ、同トランジスタの製法および液
晶表示装置における前記装置の使用に関するものである
。
電界効果トランジスタの製造における非晶質シリコンの
使用は既知であり、安価で製造が容易であるという両方
の理由で望ましい。非晶質シリコンの電気的特性は結晶
性シリコンと同様だが劣っている。以前提案されたタイ
プの非晶質シリコン電界効果トランジスタ（ａ−３ｉＦ
ＥＴ）は２つの主要な問題のため不利である。すなわち
、第１に真性ａ−３ｉチャンネルの厚さによって「オン
」電流が制限されること、第２にａ−５ｉチヤンネルを
形成するプラズマグロー放電法によって屓の厚さが不均
一になり、これによって同様な装置が異なる電気的特性
を有することになるということである。薄膜ａ−３ｉＦ
ＥＴは英国特許第２１１８３６５Ａ号で提案された。し
かしながら、このａ−８ｉＦＥＴの製法には、イオン・
インプランテーション等の高コストの処理段階および（
または）処理の際の高温（９５０℃以上）の使用が必要
であるという欠点があり、これによって高価な基板の使
用や製造中より多数の処理段階が必要となる。
使用は既知であり、安価で製造が容易であるという両方
の理由で望ましい。非晶質シリコンの電気的特性は結晶
性シリコンと同様だが劣っている。以前提案されたタイ
プの非晶質シリコン電界効果トランジスタ（ａ−３ｉＦ
ＥＴ）は２つの主要な問題のため不利である。すなわち
、第１に真性ａ−３ｉチャンネルの厚さによって「オン
」電流が制限されること、第２にａ−５ｉチヤンネルを
形成するプラズマグロー放電法によって屓の厚さが不均
一になり、これによって同様な装置が異なる電気的特性
を有することになるということである。薄膜ａ−３ｉＦ
ＥＴは英国特許第２１１８３６５Ａ号で提案された。し
かしながら、このａ−８ｉＦＥＴの製法には、イオン・
インプランテーション等の高コストの処理段階および（
または）処理の際の高温（９５０℃以上）の使用が必要
であるという欠点があり、これによって高価な基板の使
用や製造中より多数の処理段階が必要となる。
本発明の目的はこれらの問題および欠点を排除または緩
和し、製造が経済的で安価な低温の基板に通用すること
ができる良好な電気的特性を有する薄膜ａ−３ｉＦＥＴ
を提供することである。
和し、製造が経済的で安価な低温の基板に通用すること
ができる良好な電気的特性を有する薄膜ａ−３ｉＦＥＴ
を提供することである。
本発明の１つの特徴として、絶縁基板によって支持した
導電ソースおよびドレイン領域と、前記ソースおよびド
レイン領域間の中間部に別々に被着してソースおよびド
レイン領域に結合するようにした非晶質シリコン層と、
前記ソースおよびドレイン領域を夫々電気的に接続した
ソースおよびドレイン電極と、前記非晶質シリコンの層
に隣合って配設したゲート電極と、ゲート電極と非晶質
シリコン層とを隔離する絶縁層とを備えているａ−３Ｉ
ＦＥＴを提供し、その構成はＦＢ、Ｔのオン状態で前
記中間部に配設した非晶質シリコン層中に直流路が設定
されるようになっている。
導電ソースおよびドレイン領域と、前記ソースおよびド
レイン領域間の中間部に別々に被着してソースおよびド
レイン領域に結合するようにした非晶質シリコン層と、
前記ソースおよびドレイン領域を夫々電気的に接続した
ソースおよびドレイン電極と、前記非晶質シリコンの層
に隣合って配設したゲート電極と、ゲート電極と非晶質
シリコン層とを隔離する絶縁層とを備えているａ−３Ｉ
ＦＥＴを提供し、その構成はＦＢ、Ｔのオン状態で前
記中間部に配設した非晶質シリコン層中に直流路が設定
されるようになっている。
好ましくは前記ソース・ドレインおよびゲート電極は、
ソースおよびドレイン領域を各々前記電極上に配設して
、絶縁基板上に直接取付ける。前記絶縁層はゲート電極
上に配設することができる。
ソースおよびドレイン領域を各々前記電極上に配設して
、絶縁基板上に直接取付ける。前記絶縁層はゲート電極
上に配設することができる。
前記非晶質シリコン層は前記ソースおよびドレイン領域
間の中間部を完全に充填する。
間の中間部を完全に充填する。
別の方法としては、前記ソースおよびドレイン領域を絶
縁基板上に直接取付け、各電極を前記領域上に取付けて
もよい。
縁基板上に直接取付け、各電極を前記領域上に取付けて
もよい。
好ましくは基板はソーダガラスであり、ソース、ゲート
およびドレイン電極はアルミニウムまたは酸化錫等の金
属性導体で作り、絶縁層は窒化シリコンで作り、ソース
およびドレインは通常ｎ型あるいはｐ型ドーピング剤（
好ましくはｎ型）を使用して高度に）ピングした非晶質
シリコンである。
およびドレイン電極はアルミニウムまたは酸化錫等の金
属性導体で作り、絶縁層は窒化シリコンで作り、ソース
およびドレインは通常ｎ型あるいはｐ型ドーピング剤（
好ましくはｎ型）を使用して高度に）ピングした非晶質
シリコンである。
ソースおよびドレイン領域およびその間の中間部を形成
する好適な方法は、導電層を被着し次いで好ましくはエ
ツチングによって該導電層の一部を除去して前記中間部
およびソースおよびドレイン領域を画定することによっ
てである。非晶質シリコン層は次いで前記中間部に被着
することによって形成することができる。
する好適な方法は、導電層を被着し次いで好ましくはエ
ツチングによって該導電層の一部を除去して前記中間部
およびソースおよびドレイン領域を画定することによっ
てである。非晶質シリコン層は次いで前記中間部に被着
することによって形成することができる。
好ましくは前記導電層は非晶質シリコンであり、該非晶
質シリコンは被着中にドーピングするのが都合が良い。
質シリコンは被着中にドーピングするのが都合が良い。
好ましくは前記ドーピングはｎ型である。
液晶表示装置（ＬＣＤ）におけるａ−３ｉＦＥＴの使用
は、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓの２４号、３５７〜３６２頁（１９８１）および
英国特許第２１１８３６５Ａ号で提案された。しかしな
がらこれらの装置は上述の以前に提案されたタイプのａ
−３ｉＦＥＴに関連した量器を持つか、あるいは英国特
許第２１１８３６５Ａ号に記載されているように適当な
薄膜ａ−３ｉＦＥＴを製造するのに高コストの処理が必
要なので製造コストが高くなる。
は、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓの２４号、３５７〜３６２頁（１９８１）および
英国特許第２１１８３６５Ａ号で提案された。しかしな
がらこれらの装置は上述の以前に提案されたタイプのａ
−３ｉＦＥＴに関連した量器を持つか、あるいは英国特
許第２１１８３６５Ａ号に記載されているように適当な
薄膜ａ−３ｉＦＥＴを製造するのに高コストの処理が必
要なので製造コストが高くなる。
本発明のもう１つの特徴として、本発明の前記の１つの
特徴による１つ以上のＦＥＴを使用してアドレスされる
液晶表示装置（ＬＣＤ）を提供する。好適な実施例にお
いては、ＦＥＴはＬＣＤ装置の側板の１方に形成し、ド
レイン電極をピクセル電極の１つに接続する。
特徴による１つ以上のＦＥＴを使用してアドレスされる
液晶表示装置（ＬＣＤ）を提供する。好適な実施例にお
いては、ＦＥＴはＬＣＤ装置の側板の１方に形成し、ド
レイン電極をピクセル電極の１つに接続する。
第１（ａ）図において、従来のａ−３ｔＦＥＴの構造は
基板１１上に取付けさらに絶縁層１２によって完全に被
覆したゲート電極１０から成っている。
基板１１上に取付けさらに絶縁層１２によって完全に被
覆したゲート電極１０から成っている。
真性ａ−３ｉチャンネル１３はゲート電極１０の上方に
位置し絶縁層１２と接触している。真性ａ−Ｓｔ層１３
の上には高度にドーピングしたシリコンで作った導電ソ
ースおよびドレイン領域１４および１４′が位置してい
る。これらは真性層１３と密接に接触しており、真性層
１３と接触している最も近い点がゲート電極１０のほぼ
上方の領域にあるように位置している。ソース電極１５
およびドレイン電極１６は基板上に位置しており、領域
１４および１４′上に各々延長して電極１５゜１６およ
び領域１４．１４’間で良好に電気的接続するようにす
る。
位置し絶縁層１２と接触している。真性ａ−Ｓｔ層１３
の上には高度にドーピングしたシリコンで作った導電ソ
ースおよびドレイン領域１４および１４′が位置してい
る。これらは真性層１３と密接に接触しており、真性層
１３と接触している最も近い点がゲート電極１０のほぼ
上方の領域にあるように位置している。ソース電極１５
およびドレイン電極１６は基板上に位置しており、領域
１４および１４′上に各々延長して電極１５゜１６およ
び領域１４．１４’間で良好に電気的接続するようにす
る。
動作時、ソース電極１５およびドレイン電極１６間で電
位差が保たれそれらの間に電流を流れさせ、電流路１７
−１７’は領域１４．１４’間の最小抵抗の経路である
。これはオフ状態であり抵抗が高いので小さな電流しか
流れない。ゲート電極１０に正電圧を印加した際ゲート
電極１０の隣りのａ−３ｉ層の領域１８−１８’に電子
の薄いチャンネルが形成される。従ってゲート電圧が増
加すると１８−１８’ に沿った抵抗はオフ状態になっ
ているときより４または５オーダー低くなるまで低下す
る。最小電気抵抗の経路は１７−１８．１Ｂ−１８’お
よび１Ｂ’−１７’であり、オフ状態より大きな電流が
流れる。これがオン状態である。このタイプのａ−５ｉ
ＦＥＴに関する問題は、薄いａ−３ｉチヤンネル領域を
有することば２つの点で望ましくないということである
。第１にオン状態の電流路を半導体面に近付けないこと
が好ましく、これは厚い膜を使用して達成された。
位差が保たれそれらの間に電流を流れさせ、電流路１７
−１７’は領域１４．１４’間の最小抵抗の経路である
。これはオフ状態であり抵抗が高いので小さな電流しか
流れない。ゲート電極１０に正電圧を印加した際ゲート
電極１０の隣りのａ−３ｉ層の領域１８−１８’に電子
の薄いチャンネルが形成される。従ってゲート電圧が増
加すると１８−１８’ に沿った抵抗はオフ状態になっ
ているときより４または５オーダー低くなるまで低下す
る。最小電気抵抗の経路は１７−１８．１Ｂ−１８’お
よび１Ｂ’−１７’であり、オフ状態より大きな電流が
流れる。これがオン状態である。このタイプのａ−５ｉ
ＦＥＴに関する問題は、薄いａ−３ｉチヤンネル領域を
有することば２つの点で望ましくないということである
。第１にオン状態の電流路を半導体面に近付けないこと
が好ましく、これは厚い膜を使用して達成された。
第２にプラズマグロー放電被着工程は均一性が乏しく従
って基板を介してａ−３ｉｉｉｉ厚さが変わり得るので
不利である。従って薄いａ−３ｉ層の被着を正確に制御
するのは困難である。これらの理由で０．５〜１．０マ
イクロメートルのチャンネル厚さにするのが好ましい。
って基板を介してａ−３ｉｉｉｉ厚さが変わり得るので
不利である。従って薄いａ−３ｉ層の被着を正確に制御
するのは困難である。これらの理由で０．５〜１．０マ
イクロメートルのチャンネル厚さにするのが好ましい。
しかしながら下記の問題が生じる。第１に１７−１８お
よび１Ｂ’−１７’の抵抗は厚い膜によって全装置抵抗
に著しく寄与し従ってオン電流を制限し得る。第２にａ
−３ｉ層の被着均一性が乏しいため、１７−１８および
１Ｂ’−１７’ の長さは同じタイプの種々のＦＥＴに
ついて異なる値になり得る。その結果オン状態における
電流は同タイプのＦＥＴによって異なる。
よび１Ｂ’−１７’の抵抗は厚い膜によって全装置抵抗
に著しく寄与し従ってオン電流を制限し得る。第２にａ
−３ｉ層の被着均一性が乏しいため、１７−１８および
１Ｂ’−１７’ の長さは同じタイプの種々のＦＥＴに
ついて異なる値になり得る。その結果オン状態における
電流は同タイプのＦＥＴによって異なる。
第１（ｂ）図に示した薄膜ＦＥＴは以前に提案されたタ
イプ（英国特許第２１１８３６５Ａ号参照）のもので、
ソース領域４１、ドレイン領域４２および介在するチャ
ンネル４３を定めているシリコン層を有する基板４０を
備えていする。ソースおよびドレイン領域４１．４２は
、ホウ素、燐または散によりこれらの特定の領域中のシ
リコンの抵抗率を低減することによって形成する。ゲー
ト電極４４は真性チャンネル４３の上に位置しており絶
縁層４５によって該チャンネルから隔離する。もう１つ
の絶１！！’１ｉ４６はソース４１およびドレイン４２
の一部の上に設ける。最後の絶縁Ｎ４７は第１ （ｂ１
図に示した位置に設け、ソースおよびドレイ ７ 。
イプ（英国特許第２１１８３６５Ａ号参照）のもので、
ソース領域４１、ドレイン領域４２および介在するチャ
ンネル４３を定めているシリコン層を有する基板４０を
備えていする。ソースおよびドレイン領域４１．４２は
、ホウ素、燐または散によりこれらの特定の領域中のシ
リコンの抵抗率を低減することによって形成する。ゲー
ト電極４４は真性チャンネル４３の上に位置しており絶
縁層４５によって該チャンネルから隔離する。もう１つ
の絶１！！’１ｉ４６はソース４１およびドレイン４２
の一部の上に設ける。最後の絶縁Ｎ４７は第１ （ｂ１
図に示した位置に設け、ソースおよびドレイ ７ 。
ン領域４１，４２の領域に接点ウィンドーを設ける。
接点ウィンドー中に延長してソースおよびドレイン領域
４１．４２に接触するアルミニウム電極４８を設ける。
４１．４２に接触するアルミニウム電極４８を設ける。
この装置設針は高コストの処理（イオン・インプランチ
ーシラン）および（ｖたは）処理において高温（９５０
℃）を使用する必要性が不可避であるという欠点があり
、従ってソーダガラス等の低コスト基板は容易に使用す
ることができない。まな最終構造に達するのに比較的多
数の処理段階が必要である。
ーシラン）および（ｖたは）処理において高温（９５０
℃）を使用する必要性が不可避であるという欠点があり
、従ってソーダガラス等の低コスト基板は容易に使用す
ることができない。まな最終構造に達するのに比較的多
数の処理段階が必要である。
しかしながら、これらの問題は本発明のａ−３ｉＦＥＴ
で克服することができる。第２図のように、ゲート電極
２０を基板２１上に設は絶縁層２２で被覆する。ソース
電極２３およびドレイン電極２４も基板２１上に設はゲ
ート電極２０から隔離する。導電性のドーピングしたａ
−３ｉＯｎ＋またはｐ＋ソースおよびドレイン領域２５
．２５’は各々離隔し、各電極２３および２４の上方に
設けてそれらが各電極と密接に電気的接触しているよう
にする。領域２５．２５’ はゲート電極２０の真上の
領域に延長し絶縁層２２によって該電極から隔離する。
で克服することができる。第２図のように、ゲート電極
２０を基板２１上に設は絶縁層２２で被覆する。ソース
電極２３およびドレイン電極２４も基板２１上に設はゲ
ート電極２０から隔離する。導電性のドーピングしたａ
−３ｉＯｎ＋またはｐ＋ソースおよびドレイン領域２５
．２５’は各々離隔し、各電極２３および２４の上方に
設けてそれらが各電極と密接に電気的接触しているよう
にする。領域２５．２５’ はゲート電極２０の真上の
領域に延長し絶縁層２２によって該電極から隔離する。
領域２５．２５’には選択的に絶縁層２６を設けること
ができる。２つの領域２５゜２５′間に介在する中間部
には、領域２５．．２５’の上方部へ延長しそれらの最
も近い点２７および２７′で該領域と密接に接触してい
るａ−３ｔ材料２８を別々に被着する。
ができる。２つの領域２５゜２５′間に介在する中間部
には、領域２５．．２５’の上方部へ延長しそれらの最
も近い点２７および２７′で該領域と密接に接触してい
るａ−３ｔ材料２８を別々に被着する。
上述の本発明のａ−３ｉＦＥＴの製法は下記の手順を含
んでいる。
んでいる。
１、前記基板上に金属性電極材料の層を被着する。
２、写真平版法により電極パターンをマスキングする。
３、電極パターンをエツチングしてマスクを除去する。
４、ゲート絶縁材料の層を被着する。
５、写真平版法により絶縁パターンをマスキングする。
６、ゲート絶縁パターンをエツチングしマスクを除去す
る。
る。
７、 ソースおよびドレイン領域を形成するようになっ
ているドーピングしたａ−３ｉのｎ＋またはｐ中層を被
着する。
ているドーピングしたａ−３ｉのｎ＋またはｐ中層を被
着する。
８、 写真平版法によりソースおよびドレイン領域パタ
ーンをマスキングする。
ーンをマスキングする。
９、 ソースおよびドレイン領域パターンをエツチング
しマスクを除去する。
しマスクを除去する。
１０、真性ａ−３ｉ層を被着する。
１１、写真平版法によりａ−３ｉ層パターンをマスキン
グする。
グする。
１２、ａ−Ｓｉ層パターンをエツチングしマスクを除去
する。
する。
通常段階１で使用する金属はスパッタリング工程を使用
して１マイクロメートル厚さに被着したアルミニウムで
あり、段階３で使用する食刻液はリン酸７３体積％、酢
酸３．５重量％、硝酸４体積％、および脱イオン水１８
．５体積％である。フォトレジストは適当な有機溶剤で
除去する。段階４の絶縁層は好ましくは５１３Ｎ４であ
り、通常反応器において温度約３５０℃、圧力的２ｍＢ
（グロー放電を起こすのに約１３．’５６ＭＨｚの無
線周波数の場を使用する）、１７．５％３ｉＨ４および
８７．５％ＮＨ３の混合物を使用して全ガス流量１０ｃ
ｊ分−１、被着速度１〜３オングストロ一ム／秒で被着
して、１０００〜３０００オングストロームの層厚さに
する。
して１マイクロメートル厚さに被着したアルミニウムで
あり、段階３で使用する食刻液はリン酸７３体積％、酢
酸３．５重量％、硝酸４体積％、および脱イオン水１８
．５体積％である。フォトレジストは適当な有機溶剤で
除去する。段階４の絶縁層は好ましくは５１３Ｎ４であ
り、通常反応器において温度約３５０℃、圧力的２ｍＢ
（グロー放電を起こすのに約１３．’５６ＭＨｚの無
線周波数の場を使用する）、１７．５％３ｉＨ４および
８７．５％ＮＨ３の混合物を使用して全ガス流量１０ｃ
ｊ分−１、被着速度１〜３オングストロ一ム／秒で被着
して、１０００〜３０００オングストロームの層厚さに
する。
段階６のエツチングは通常バレルタイプのプラズマエツ
チング装置において、例えば１％０２を含むＳｉＦ４ガ
スを使用して圧力的１ｍＢ、大気温度でガス流速２０〜
１００ｃＪ／分エツチング速度１０００オングストロー
ム／分で行なう。
チング装置において、例えば１％０２を含むＳｉＦ４ガ
スを使用して圧力的１ｍＢ、大気温度でガス流速２０〜
１００ｃＪ／分エツチング速度１０００オングストロー
ム／分で行なう。
段階７の層材料は好ましくはｎ型ａ−３ｔであり、通常
反応器において温度約３００℃、圧力的０．７ｍＢ（グ
ロー放電を起こすのに１３．５６ＭＨ２の無線周波数の
場を使用する）９９％Ｓ ｉ Ｈ４千１％ＰＨ３の混合
ガ、スを使用して全ガス流量１０１分−１、被着速度１
〜３オングストロ一ム／秒で被着し、眉厚さは好ましく
は０．５〜１．０マイクロメートルである。
反応器において温度約３００℃、圧力的０．７ｍＢ（グ
ロー放電を起こすのに１３．５６ＭＨ２の無線周波数の
場を使用する）９９％Ｓ ｉ Ｈ４千１％ＰＨ３の混合
ガ、スを使用して全ガス流量１０１分−１、被着速度１
〜３オングストロ一ム／秒で被着し、眉厚さは好ましく
は０．５〜１．０マイクロメートルである。
絶縁層２６は段階７の後段階４について上述した技術を
使用して被着することができ、段階１２のエツチングに
対して端止めとして作用する。但しこれは必要不可欠な
事ではない。
使用して被着することができ、段階１２のエツチングに
対して端止めとして作用する。但しこれは必要不可欠な
事ではない。
段階９のエツチング工程は通常段階６で使用した工程と
同様であり、約１０マイクロメートルの距離だけ離隔し
たソースおよびドレイン領域を形成する。
同様であり、約１０マイクロメートルの距離だけ離隔し
たソースおよびドレイン領域を形成する。
真性ａ−３１層の被着では、使用するガスは好ましくは
１００％ＳｉＨ４であり層厚さは少なく−とも段階７の
層厚さに等しいことが好ましいこと以外は、段階７と同
様な条件を使用する。
１００％ＳｉＨ４であり層厚さは少なく−とも段階７の
層厚さに等しいことが好ましいこと以外は、段階７と同
様な条件を使用する。
段階１２のエツチングは通常バレルタイプのプラズマエ
ツチング装置において、１％０２を含むＣＦ ＜ガスを
使用して通常段階６と同じ他の条件で行なう。材料２８
はこのタイプの装置では層２２にも結合、し、オンおよ
びオフ状態の両方に対して領域２５．２５’間に直流路
が存在する。オン状態では従来のａ−３１ＦＥＴにおけ
る１７−１８および１８’−１７’等の高抵抗領域が無
く、電流路２７−２７’の全体がゲート電圧の影響を受
ける。１７−１８または１Ｂ’−１７’等の垂直電流路
が無いので、チャンネル厚さは何ら効果を及ぼさない。
ツチング装置において、１％０２を含むＣＦ ＜ガスを
使用して通常段階６と同じ他の条件で行なう。材料２８
はこのタイプの装置では層２２にも結合、し、オンおよ
びオフ状態の両方に対して領域２５．２５’間に直流路
が存在する。オン状態では従来のａ−３１ＦＥＴにおけ
る１７−１８および１８’−１７’等の高抵抗領域が無
く、電流路２７−２７’の全体がゲート電圧の影響を受
ける。１７−１８または１Ｂ’−１７’等の垂直電流路
が無いので、チャンネル厚さは何ら効果を及ぼさない。
従来の構造の装置において通常厚いａ−３１層を使用す
る場合、装置の電気的性能に対する悪影響を何らもたら
さずに、電流路を半導体面に近付けないために厚いａ−
３ｉ層を被着することができる。チャンネル長さ２７−
２７’を画定する写真版印刷工程はチャンネル厚さを画
定する被着工程より制御し易く、従って再現可能なチャ
ンネル長さを得ることができ、同じ電気的特性を有する
同様のタイプのＦＥＴがもたらされる。チャンネルの長
さは約１０マイクロメートルであり幅は数百マイクロメ
ートルである。
る場合、装置の電気的性能に対する悪影響を何らもたら
さずに、電流路を半導体面に近付けないために厚いａ−
３ｉ層を被着することができる。チャンネル長さ２７−
２７’を画定する写真版印刷工程はチャンネル厚さを画
定する被着工程より制御し易く、従って再現可能なチャ
ンネル長さを得ることができ、同じ電気的特性を有する
同様のタイプのＦＥＴがもたらされる。チャンネルの長
さは約１０マイクロメートルであり幅は数百マイクロメ
ートルである。
第３図はＬＣＤ装置の断面図であり本発明のａ−３ＩＦ
ＥＴを備えた１つのピクセルを示す。この特定の実施例
においてはＦＥＴ用の基板はＬＣＤのガラス側板３０の
１つである。ドレイン電極３１はピクセル電極の一方で
あり、これと他方の電極３２は透明なインジウムｖＢ＃
Ｉ化物で作る。別のガラス板３３はＬＣＤの他力の側板
を形成し、介在する中間部は液晶材料３４で充填する。
ＥＴを備えた１つのピクセルを示す。この特定の実施例
においてはＦＥＴ用の基板はＬＣＤのガラス側板３０の
１つである。ドレイン電極３１はピクセル電極の一方で
あり、これと他方の電極３２は透明なインジウムｖＢ＃
Ｉ化物で作る。別のガラス板３３はＬＣＤの他力の側板
を形成し、介在する中間部は液晶材料３４で充填する。
可視ピクセル領域３５の光学的特性に影響を与えるのは
、本発明のＦＥＴによって制御される電極３１の影響を
受ける液晶材料３４である。
、本発明のＦＥＴによって制御される電極３１の影響を
受ける液晶材料３４である。
本発明の範囲は上述の実施例または製法に限定されるも
のではない。変更例においては、ソースおよびドレイン
電極は前述のようにゲート電極と共に基板上に付着−す
るのではなく、製造の最後の段階としてソースおよびド
レイン領域上に形成する。別の変更例においては、ゲー
ト電極は真性ａ−３ｌチャンネルの上に形成し絶縁層に
よって該チャンネルから隔離する。この実施例において
は、ａ−３ｉ材料は完成したＦＥＴにおいてソースおよ
びドレイン領域間の中間部を完全に充填しない。
のではない。変更例においては、ソースおよびドレイン
電極は前述のようにゲート電極と共に基板上に付着−す
るのではなく、製造の最後の段階としてソースおよびド
レイン領域上に形成する。別の変更例においては、ゲー
ト電極は真性ａ−３ｌチャンネルの上に形成し絶縁層に
よって該チャンネルから隔離する。この実施例において
は、ａ−３ｉ材料は完成したＦＥＴにおいてソースおよ
びドレイン領域間の中間部を完全に充填しない。
これらの変更例は共にソースおよびドレイン領域間の直
流路のａ−３ｉＦＥＴにおいて可能であり、電流路の長
さはソースおよびドレイン領域間の距離によって定めら
れ上述の付随する利点の全てを備える。
流路のａ−３ｉＦＥＴにおいて可能であり、電流路の長
さはソースおよびドレイン領域間の距離によって定めら
れ上述の付随する利点の全てを備える。
第１（ａ）図は従来のａ−３ｉＦ’ＥＴを示し、第１＋
ｂ１図はこれまでに提案された薄膜ａ−３ＬＦＦ、Ｔの
概略図、第２図は本発明の好適な実施例のａ−８ｉＦＥ
Ｔを示し、第３図はＬＣＤ装置の断面図であり本発明の
１実施例によるａ−３ｉＦＥＴを備えた１つのピクセル
を示す。 １０．２０．４４・・・ゲート電極、１１，２１゜４０
・・・基板、１２，２２，２６，４５，４６，４７・・
・絶縁層、１３．４３・・・チャンネル、１４，２５．
４１・・・ソース領域、１４’ 、２５’ 、４２・・
・ドレイン領域、１５．２３・・・ソース電極、１６゜
２４・・・ドレイン電極、２８・・・ａ−３ｉ材料、４
８・・・アルミニウム電極。 特許出願人 ルーカス インダストリーズパブリック
リミテッド ヵ ンバニイ
ｂ１図はこれまでに提案された薄膜ａ−３ＬＦＦ、Ｔの
概略図、第２図は本発明の好適な実施例のａ−８ｉＦＥ
Ｔを示し、第３図はＬＣＤ装置の断面図であり本発明の
１実施例によるａ−３ｉＦＥＴを備えた１つのピクセル
を示す。 １０．２０．４４・・・ゲート電極、１１，２１゜４０
・・・基板、１２，２２，２６，４５，４６，４７・・
・絶縁層、１３．４３・・・チャンネル、１４，２５．
４１・・・ソース領域、１４’ 、２５’ 、４２・・
・ドレイン領域、１５．２３・・・ソース電極、１６゜
２４・・・ドレイン電極、２８・・・ａ−３ｉ材料、４
８・・・アルミニウム電極。 特許出願人 ルーカス インダストリーズパブリック
リミテッド ヵ ンバニイ
Claims (1)
- 【特許請求の範囲】 （１１絶縁基板（２１）によって支持した導電ソースお
よびドレイン領域（２５，２５’）と、上記ソースおよ
びドレイン領域（２５，２５’）間の中間部に別々に被
着して上記ソースおよびドレイン領域（２５，２５’）
に結合するようにした非晶質シリコン層（２８）と、上
記ソースおよびドレイン領域（２５，２５’）に夫々電
気的に接続したソースおよびドレイン電極（２３，２４
）と、上記非晶質シリコン層（２８）に隣合って配設し
たゲート電極（２０）と、上記ゲート電極（２０）と上
記非晶質シリコン層（２８）とを隔離する絶縁１ｉ（２
２）とを備えており、ＦＥＴのオン状態で上記中間部に
配設した上記非晶質シリコン層（２８）中に直流路が設
定されるような構成になっていることを特徴とする非晶
質シリコン電界効果トランジスタ。 （２）上記ソース、ドレインおよびゲート電極（２３，
２４，２０）は、上記ソースおよびドレイン領域（２５
，２５’）を各々上記電極（２３゜２４）上に配設して
、上記絶縁基板（２１）上に直接取付けであることを特
徴とする特許請求の範囲第１項に記載の非晶質シリコン
電界効果トランジスタ。 （３） 上記絶縁層（２２）は上記ゲート電極（２０）
上に配設しであることを特徴とする特許請求の範囲第１
項または第２項に記載の非晶質シリコン電界効果トラン
ジスタ。 （４）上記非晶質シリコン層（２８）は上記ソースおよ
びドレイン領域（２５，２５’）間の中間部を完全に充
填していることを特徴とする特許請求の範囲第１項、第
２項または第３項に記載の非晶質シリコン電界効果トラ
ンジスタ。 （５）上記ソースおよびドレイン領域を上記絶縁基板上
に直接取付け、かつ各電極を上記領域上に取付けである
ことを特徴とする特許請求の範囲第１項に記載の非晶質
シリコン電界効果トランジスタ。 （６）上記基板（２１）はソーダガラスであり、上記ソ
ース、ゲートおよびドレイン電極（２３゜２４．２０）
は金属性導体で作り、上記絶縁層（２２）は窒化シリコ
ンで作り、ソースおよびドレイン（２５，２５’）は高
度にドーピングした非晶質シリコンであることを特徴と
する特許 に記載の非品質シリコン電界効果トランジスタ。 （７）上記ソースおよびドレイン領域（２５．２５’）
およびその間の中間部は、導電層を付着し次いで上記導
電層の一部を除去して上記中間部および上記ソースおよ
びドレイン領域を画定することによって形成されること
を特徴とする前記特許請求の範囲第１項乃至第６項のい
ずれかに記載の非晶質シリコン電界効果トランジスタ。 《８》絶縁基板（３０）によって支持した導電ソースお
よびドレイン領域（２５，２５’）と、上記ソースおよ
びドレイン領域（２５．２５’）間の中間部に別々に被
着して上記ソースおよびドレイン領域（２５．２５’）
に結合するようにした非晶質シリコン層（２８）と、上
記ソースおよびドレイン領域（２５．２５’）に夫々電
気的に接続したソースおよびドレイン電極（２３、２４
）、！：、上記非晶質シ’） ：１ ７ｒｆＭ （２
Ｂ）に隣合って配設したゲート電極（２０）と、上記ゲ
ート電極（２０）と上記非晶質シリコン層（２Ｂ）とを
隔離する絶縁層（２２）とを備えており、ＦＥＴのオン
状態で上記中間部に配設した上記非晶質シリコン層（２
８）中に直流路が設定されるような構成に各々なってい
る１つ以上の非晶質シリコン電界効果トランジスタを使
用してアドレスしてある液晶表示装置。 （９）絶縁基板（２１）によって支持した導電ソースお
よびドレイン領域（２５．２５Ｍ と、上記ソースおよ
びドレイン領域（２５，２５’）間の中間部に別々に被
着して上記ソースおよびドレイン領域（２５，２５’）
に結合するようにした非品質シリコン層（２８）と、上
記ソースおよびドレイン領域（２５．２５Ｍに夫々電気
的に接続したソースおよびドレイン電極（２３、２４）
と、上記非晶質シリコン層（２８）に隣合って配設した
ゲート電極（２０）と、上記ゲート電極（２０）と上記
非品質シリコン層（２８）とを隔離する絶縁層（２２）
とを備えており、ＦＥＴのオン状態で上記中間部に配設
した上記非晶質シリコン層（２８）中に直流路が設定さ
れるような構成になっていることを特徴とする非晶質シ
リコン電界効果トランジスタの製造方法において、上記
絶縁基板（２１）によって支持した上記ソースおよびド
レイン領域（２５，２５’）を形成するためのドーピン
グした層を被着する段階と、上記ドーピングした層の一
部を除去してその間に中間部を設けた上記ソースおよび
ドレイン領域（２５．２５’）を画定する段階と、上記
中間部に真性非品質シリコーン層（２８）を被着して上
記ソースおよびドレイン領域（２５．２５’）に結合す
るようにする段階とを含んでいることを特徴する上記非
品質シリコン電界効果トランジスタの製造方法。 αノ１．基板（２１）上に金属性電極材料の層を被着す
る段階と、２．写真平版法により電極パターンをマスキ
ングする段階と、３．電極パターンをエツチングしマス
クを除去する段階と、４．ゲート絶縁材料の層を被着す
る段階と、５．写真平版法により絶縁パターンをマスキ
ングする段階と、６、ゲート絶縁パターンをエツチング
しマスクを除去する段階と、７．ソースおよびドレイン
領域（２５，２５’）を形成するようになっているドー
ピングした層を被着する段階と、８．写真平版法により
ソースおよびドレイン領域パターンをマスキングする段
階と、９．ソースおよびドレイン領域パターンをエツチ
ングしマスクを除去する段階と、１０．ソースおよびド
レイン領域間の中間部に真性非晶質シリコンＦｉｔ（２
Ｂ）を被着する段階と、１１．写真平版法により非晶質
シリコン層パターンをマスキングする段階と、１２。 非晶質シリコン層パターンをエツチングしマスクを除去
する段階とを順次含んでいることを特徴とする特許請求
の範囲第９項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB848406330A GB8406330D0 (en) | 1984-03-10 | 1984-03-10 | Amorphous silicon field effect transistors |
| GB8406330 | 1984-03-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217669A true JPS60217669A (ja) | 1985-10-31 |
Family
ID=10557893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044968A Pending JPS60217669A (ja) | 1984-03-10 | 1985-03-08 | 非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4797108A (ja) |
| EP (1) | EP0157489A3 (ja) |
| JP (1) | JPS60217669A (ja) |
| GB (1) | GB8406330D0 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345322A (en) * | 1985-03-01 | 1994-09-06 | Manchester R&D Limited Partnership | Complementary color liquid crystal display |
| US4878741A (en) * | 1986-09-10 | 1989-11-07 | Manchester R & D Partnership | Liquid crystal color display and method |
| US5142389A (en) * | 1985-03-01 | 1992-08-25 | Manchester R & D Limited Partnership | Liquid crystal color display and method |
| US5168380A (en) * | 1985-03-01 | 1992-12-01 | Manchester R & D Partnership An Ohio Limited Partnership | Multiple containment mediums of operationally nematic liquid crystal responsive to a prescribed input |
| US5208686A (en) * | 1985-03-01 | 1993-05-04 | Manchester R&D Partnership | Liquid crystal color display and method |
| KR880700293A (ko) * | 1985-03-01 | 1988-02-22 | 제임스 로우더 벨 Ⅲ | 액정색상 표시 및 그 방법 |
| US4953953A (en) * | 1985-03-01 | 1990-09-04 | Manchester R & D Partnership | Complementary color liquid display |
| EP0197531B1 (en) * | 1985-04-08 | 1993-07-28 | Hitachi, Ltd. | Thin film transistor formed on insulating substrate |
| US4882295A (en) * | 1985-07-26 | 1989-11-21 | Energy Conversion Devices, Inc. | Method of making a double injection field effect transistor |
| ATE77177T1 (de) * | 1985-10-04 | 1992-06-15 | Hosiden Corp | Duennfilmtransistor und verfahren zu seiner herstellung. |
| IL81849A0 (en) * | 1987-03-10 | 1987-10-20 | Zvi Orbach | Integrated circuits and a method for manufacture thereof |
| GB2223353A (en) * | 1988-09-30 | 1990-04-04 | Philips Electronic Associated | Thin-film transistor |
| FR2640809B1 (fr) * | 1988-12-19 | 1993-10-22 | Chouan Yannick | Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor |
| US5075237A (en) * | 1990-07-26 | 1991-12-24 | Industrial Technology Research Institute | Process of making a high photosensitive depletion-gate thin film transistor |
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