JPS59189676A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59189676A JPS59189676A JP6433983A JP6433983A JPS59189676A JP S59189676 A JPS59189676 A JP S59189676A JP 6433983 A JP6433983 A JP 6433983A JP 6433983 A JP6433983 A JP 6433983A JP S59189676 A JPS59189676 A JP S59189676A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
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- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置特に非晶質シリコンを用いた薄膜
トランジスタに関する。
トランジスタに関する。
背景技術とその問題点
従来、非晶質シリコンを用いた薄膜トランジスタとして
第１図に示す構造のものが提案されている（特開昭５６
−１３５９６８号公報に開示）。この薄膜トランジスタ
（１）は、ガラス基板（２）上にダート電極（４）、５
１０２１Ｓｉ５Ｎ４等よシなる絶縁層（３）及び真性の
非晶質シリコン層（５）を順次形成し、この非晶質シリ
コン層（５）のソース及びドレインに対応する表面に夫
々耐形非晶質シリコン層（６）及び（７）を介して例え
ばＡｔによるソース電極（８）及びドレイン電極（９）
を形成して構成される。かかる構成の薄膜トランジスタ
（１）においては、１形非晶質シリコン層（６）及び（
７）によってソース電極（８）及びドレイン電極（９）
のオーム接触が改善される（同時に正孔の注入防止も図
られる）。しかし、この薄膜トランジスタ（１）のニー
Ｖ 特性を測定すると、第２図の実線に示すよりＤ うに作製直後では良好な特性を示すが、ゲート電圧Ｖ。
第１図に示す構造のものが提案されている（特開昭５６
−１３５９６８号公報に開示）。この薄膜トランジスタ
（１）は、ガラス基板（２）上にダート電極（４）、５
１０２１Ｓｉ５Ｎ４等よシなる絶縁層（３）及び真性の
非晶質シリコン層（５）を順次形成し、この非晶質シリ
コン層（５）のソース及びドレインに対応する表面に夫
々耐形非晶質シリコン層（６）及び（７）を介して例え
ばＡｔによるソース電極（８）及びドレイン電極（９）
を形成して構成される。かかる構成の薄膜トランジスタ
（１）においては、１形非晶質シリコン層（６）及び（
７）によってソース電極（８）及びドレイン電極（９）
のオーム接触が改善される（同時に正孔の注入防止も図
られる）。しかし、この薄膜トランジスタ（１）のニー
Ｖ 特性を測定すると、第２図の実線に示すよりＤ うに作製直後では良好な特性を示すが、ゲート電圧Ｖ。
をＯＶとした場合のソース及びドレイン間のリーク電流
が点線で示すように時間の経過とともに大きくな′り（
曲線（ト）→ω）→（Ｃ） ） 、安定性に問題があっ
た。これは、この薄膜トランジスタの製作工程において
、ソース電極（８）とドレイン電極（９）間の１形非晶
質シリコン層をエツチングして所要のＮ＋形非晶質シリ
コン層（６）及び（７）を形成する際、ＣＦ４系のプラ
ズマエツチング又はＨＦを含むエツチング液を使用した
ウェットエツチングを行うと、フッ素イオンＦ−が非晶
質シリコン層（５）の表面に付着し、このフッ素イオン
が空気中の水分を吸着することが原因であると考えられ
る。
が点線で示すように時間の経過とともに大きくな′り（
曲線（ト）→ω）→（Ｃ） ） 、安定性に問題があっ
た。これは、この薄膜トランジスタの製作工程において
、ソース電極（８）とドレイン電極（９）間の１形非晶
質シリコン層をエツチングして所要のＮ＋形非晶質シリ
コン層（６）及び（７）を形成する際、ＣＦ４系のプラ
ズマエツチング又はＨＦを含むエツチング液を使用した
ウェットエツチングを行うと、フッ素イオンＦ−が非晶
質シリコン層（５）の表面に付着し、このフッ素イオン
が空気中の水分を吸着することが原因であると考えられ
る。
発明の目的
本発明は、上述の点に鑑み、安定した特性を有する薄膜
トランジスタを提供することを目的とする。
トランジスタを提供することを目的とする。
発明の概要
本発明は、基板上に順次形成されたダート、絶縁層、第
１の非晶質半導体層と、この第１の非晶質半導体層上に
互いに離隔して形成されたソース及ヒトレイント、少く
ともこのソース７１７’）’ｌ／イン間の上記第１の非
晶質半導体層上に形成された第２の非晶質半導体層を有
することを特徴とする半導体装置である。
１の非晶質半導体層と、この第１の非晶質半導体層上に
互いに離隔して形成されたソース及ヒトレイント、少く
ともこのソース７１７’）’ｌ／イン間の上記第１の非
晶質半導体層上に形成された第２の非晶質半導体層を有
することを特徴とする半導体装置である。
このような構成にょシ、ソース及びドレイン間のリーク
電流が抑えられ、特性の安定したｗ膜トランジスタを得
ることができる。
電流が抑えられ、特性の安定したｗ膜トランジスタを得
ることができる。
実施例
以下、本発明の薄膜トランジスタの実施例について説明
する。
する。
本実姉例は、第３図に示すように、ガラス基板α９上に
例えばＡｔのケ゛−ト電極α→を形成し、このダート電
極（１φを含む基板α２上に例えば５ｉ０２＋ＳＩ３Ｎ
４等の絶縁層ａ９及び第１の真性非晶質シリコン層α→
を順次形成する。また、第１の非晶質シリコン層αυ上
に互いに離隔してソース及びドレインに対応するＮ＋形
非晶質シリコン層０Ｑ及びαのを形成し、この１形非晶
質シリコン層ｏＱ及び（ｌ〕上に例えばＡｔのソース電
極ＯＱ及びドレイン電極Ｑ’Ｊを形成する。
例えばＡｔのケ゛−ト電極α→を形成し、このダート電
極（１φを含む基板α２上に例えば５ｉ０２＋ＳＩ３Ｎ
４等の絶縁層ａ９及び第１の真性非晶質シリコン層α→
を順次形成する。また、第１の非晶質シリコン層αυ上
に互いに離隔してソース及びドレインに対応するＮ＋形
非晶質シリコン層０Ｑ及びαのを形成し、この１形非晶
質シリコン層ｏＱ及び（ｌ〕上に例えばＡｔのソース電
極ＯＱ及びドレイン電極Ｑ’Ｊを形成する。
そして、両Ｎ＋形非晶質シリコン層Ｈ及びαの間に位置
する即ちゲート部に対応した位置の第１の非晶質シリコ
ン層αυ上に第２の真性非晶質シリコン層（イ）を形成
する。この場合、第２の非晶質シリコン層翰は、その端
部がソース電極αａ及びドｖイン電ｉαＯの上面を一部
分葎うように形成するのがよい。
する即ちゲート部に対応した位置の第１の非晶質シリコ
ン層αυ上に第２の真性非晶質シリコン層（イ）を形成
する。この場合、第２の非晶質シリコン層翰は、その端
部がソース電極αａ及びドｖイン電ｉαＯの上面を一部
分葎うように形成するのがよい。
ここで、第２の非晶質シリコン層（イ）としては、水素
、酸紫、穿索、炭素、へ口ｒン（フッ素、塩素等）を含
む非晶質シリコン層とすることもできる。
、酸紫、穿索、炭素、へ口ｒン（フッ素、塩素等）を含
む非晶質シリコン層とすることもできる。
第５図は、かかる本発明の薄膜トランジスタ（１１１の
製法を示す。
製法を示す。
先ず、第５図Ａに示すように、ガラス基板面の上にＡｔ
のダート電極０４を形成する。次に、第５図Ｂに示すよ
うに絶縁層となるＣＶＤ Ｋよる５ＩＯ２層α９と第１
の真性非晶質シリコン層αυとＮ＋形非晶質シリコン層
（ハ）を順次堆積する。
のダート電極０４を形成する。次に、第５図Ｂに示すよ
うに絶縁層となるＣＶＤ Ｋよる５ＩＯ２層α９と第１
の真性非晶質シリコン層αυとＮ＋形非晶質シリコン層
（ハ）を順次堆積する。
次に、第５図Ｃに示すように、Ｎ＋形非晶質シリコン層
ｆ２＋）の上に所定の間隔を買いてＡｔのソース電極０
＆とドレイン電極（１つを選析的に形成する。
ｆ２＋）の上に所定の間隔を買いてＡｔのソース電極０
＆とドレイン電極（１つを選析的に形成する。
次に、第５図りに示すように、薄膜トランジスタと々る
領域以外の部分をエツチング除去して、非晶質シリコン
層の島領域（イ）を形成する。
領域以外の部分をエツチング除去して、非晶質シリコン
層の島領域（イ）を形成する。
次に、第５図Ｅに示すように、Ｎ＋形非晶質シリコン層
ｅ→のソース電極α０とドレイン電極αつの間の領域を
ＣＦ４系のプラズマエツチング又は匪を含むエツチング
液を使用したウェットエツチングによシ除去し、ソース
及びドレイン電ｉ Ｏａ及びα０の直下にのみ夫々Ｎ＋
形非晶質シリコン層αＱ、αカを残す。
ｅ→のソース電極α０とドレイン電極αつの間の領域を
ＣＦ４系のプラズマエツチング又は匪を含むエツチング
液を使用したウェットエツチングによシ除去し、ソース
及びドレイン電ｉ Ｏａ及びα０の直下にのみ夫々Ｎ＋
形非晶質シリコン層αＱ、αカを残す。
最後に、第５図Ｆに示すように、第２の真性非晶質シリ
コン層翰をソース電極０鵠とドレイン電極α呻の一部分
を液種するように、ソース電極ａυとドレイン電極αつ
間の第１の真性非晶質シリコン層αυ上に形成して目的
の薄膜トランジスタａ℃を得る。
コン層翰をソース電極０鵠とドレイン電極α呻の一部分
を液種するように、ソース電極ａυとドレイン電極αつ
間の第１の真性非晶質シリコン層αυ上に形成して目的
の薄膜トランジスタａ℃を得る。
なお、第２の非晶質シリコン層（イ）を形成する前に、
第１の非晶質シリコン層α時の表面に対して水素、アル
ゴン等のプラズマを照射してもよい。このプラズマ照射
は、フッ素イオンの減少に効果がある。
第１の非晶質シリコン層α時の表面に対して水素、アル
ゴン等のプラズマを照射してもよい。このプラズマ照射
は、フッ素イオンの減少に効果がある。
かかる構成の薄膜トランジスタα］によれば、第４図の
ＩＤ−ＶＤ特性で示すように、作成直後にも良い特性を
示すのは勿論、デート電圧■。をＱＶとした場合のソー
スとドレイン間のリーク電流が時間の経過に拘わらず一
定しておシ、従来の薄膜トランジスタ（第２図参照）の
ような特性の変化は見られない。これは、第１の非晶質
シリコン層αυの表面に付着してソースとドレイン間の
リーク電流を増加させていたフッ素イオンを第２の非晶
質シリコン層（イ）の被着で非晶質シリコン層０啼及び
（イ）の中に閉じ込め、外部の水分と反応させないよう
にしたことによシ得られる効果である。
ＩＤ−ＶＤ特性で示すように、作成直後にも良い特性を
示すのは勿論、デート電圧■。をＱＶとした場合のソー
スとドレイン間のリーク電流が時間の経過に拘わらず一
定しておシ、従来の薄膜トランジスタ（第２図参照）の
ような特性の変化は見られない。これは、第１の非晶質
シリコン層αυの表面に付着してソースとドレイン間の
リーク電流を増加させていたフッ素イオンを第２の非晶
質シリコン層（イ）の被着で非晶質シリコン層０啼及び
（イ）の中に閉じ込め、外部の水分と反応させないよう
にしたことによシ得られる効果である。
発明の効果
上述の本発明によれば、ソースとドレイン間の第１の非
晶質半導体層の上に更に第２の非晶質半導体層を形成し
たことにより、ソースとドレイン間のリーク電流に変動
が生ぜず、゛従って、特性の安定した薄膜トランジスタ
を得ることができる。
晶質半導体層の上に更に第２の非晶質半導体層を形成し
たことにより、ソースとドレイン間のリーク電流に変動
が生ぜず、゛従って、特性の安定した薄膜トランジスタ
を得ることができる。
第１図は従来の薄膜トランジスタの肛面図、第２図はそ
の薄膜トランジスタについて工。−Ｖｎｆｉｊｔ１定し
た特性図、第３図は本発明に係る薄膜トランジスタの断
面図、第４図はその薄膜トランジスタについて■ゎ−Ｖ
Ｄを測定した特性図、第５図Ａ−Ｆは本発明に係る薄膜
トランジスタの製法を示す工程図である。 ０１）は薄膜トランジスタ、（１９は絶縁層、（１４１
はｒ−ト電極、へりは第１の非晶質シリコン層、（ｌｄ
、α乃はＮ＋形非晶質シリコン層、αＱはソース電極
、（埒はドレイン電極、翰は第２の非晶質シリコン層で
ある。 同 松隈秀盛ニ 第１図 第２図 第３図 ４ 第４図 − 第５図 ４
の薄膜トランジスタについて工。−Ｖｎｆｉｊｔ１定し
た特性図、第３図は本発明に係る薄膜トランジスタの断
面図、第４図はその薄膜トランジスタについて■ゎ−Ｖ
Ｄを測定した特性図、第５図Ａ−Ｆは本発明に係る薄膜
トランジスタの製法を示す工程図である。 ０１）は薄膜トランジスタ、（１９は絶縁層、（１４１
はｒ−ト電極、へりは第１の非晶質シリコン層、（ｌｄ
、α乃はＮ＋形非晶質シリコン層、αＱはソース電極
、（埒はドレイン電極、翰は第２の非晶質シリコン層で
ある。 同 松隈秀盛ニ 第１図 第２図 第３図 ４ 第４図 − 第５図 ４
Claims (1)
- 基体上に１−次形成されたダート、絶縁層、第１の非晶
質半導体層と、該第１の非晶質半導体層上に互いに降隔
して形成されたソース及びドレインと、少くとも該ソー
ス及びドレイン間の上記第１の非晶質半導体層上に形成
された第２の非晶質半導体層を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6433983A JPS59189676A (ja) | 1983-04-12 | 1983-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6433983A JPS59189676A (ja) | 1983-04-12 | 1983-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189676A true JPS59189676A (ja) | 1984-10-27 |
Family
ID=13255380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6433983A Pending JPS59189676A (ja) | 1983-04-12 | 1983-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189676A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4776673A (en) * | 1985-10-04 | 1988-10-11 | Hosiden Electronics Co., Ltd. | Liquid-crystal display device |
| US4778773A (en) * | 1986-06-10 | 1988-10-18 | Nec Corporation | Method of manufacturing a thin film transistor |
| US4797108A (en) * | 1984-03-10 | 1989-01-10 | Lucas Industries Public Limited Company | Method of manufacturing amorphous silicon field effect transistors |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5166091A (en) * | 1991-05-31 | 1992-11-24 | At&T Bell Laboratories | Fabrication method in vertical integration |
-
1983
- 1983-04-12 JP JP6433983A patent/JPS59189676A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797108A (en) * | 1984-03-10 | 1989-01-10 | Lucas Industries Public Limited Company | Method of manufacturing amorphous silicon field effect transistors |
| US4776673A (en) * | 1985-10-04 | 1988-10-11 | Hosiden Electronics Co., Ltd. | Liquid-crystal display device |
| US4778773A (en) * | 1986-06-10 | 1988-10-18 | Nec Corporation | Method of manufacturing a thin film transistor |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5166091A (en) * | 1991-05-31 | 1992-11-24 | At&T Bell Laboratories | Fabrication method in vertical integration |
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