JPH0669094B2 - 電界効果型トランジスタ - Google Patents

電界効果型トランジスタ

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JPH0669094B2
JPH0669094B2 JP58251813A JP25181383A JPH0669094B2 JP H0669094 B2 JPH0669094 B2 JP H0669094B2 JP 58251813 A JP58251813 A JP 58251813A JP 25181383 A JP25181383 A JP 25181383A JP H0669094 B2 JPH0669094 B2 JP H0669094B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、チヤネルが形成される活性層を多結晶シリコ
ン薄膜により構成した電界効果型トランジスタに関す
る。
背景技術とその問題点 従来、この種の電界効果型トランジスタとして、例えば
第１図に示すようなMOS型の薄膜トランジスタ（以下MOS
TFTと称する）が知られている。このMOS TFTにおいて
は、石英基板（１）上に多結晶シリコン薄膜（２）が形
成されている。またこの多結晶シリコン薄膜（２）の両
端には所定のｎ型不純物が高濃度にドープされた抵抗の
低いｎ型領域（2a）（2b）が形成されていて、これらの
抵抗の低いｎ型領域（2a）（2b）がそれぞれソース領域
（３）、ドレイン領域（４）を構成している。なおMOS
TFTの動作時においては、多結晶シリコン薄膜（２）中
のソース領域（３）とドレイン領域（４）との間の部分
にチヤネルが形成されるようになつているので、この多
結晶シリコン薄膜の中間部分が活性層（2c）を構成して
いる。
また上記多結晶シリコン薄膜（２）上には、SiO2から成
るゲート絶縁層（５）が形成され、このゲート絶縁層
（５）上には不純物がドープされた多結晶シリコン（DO
POS）から成るゲート電極（６）が形成されている。さ
らに上記多結晶シリコン薄膜（２）及びゲート電極
（６）上には、SiO2から成る絶縁層（７）が形成されて
いる。この絶縁層（７）には開口（7a）（7b）が形成さ
れていて、これらの開口（7a）（7b）を通じてソース領
域（３）及びドレイン領域（４）のためのAlから成る取
り出し電極（８）（９）がそれぞれ形成されている。な
おゲート電極（６）にも取り出し電極（図示せず）が形
成されている。
なお上述の従来のMOS TFTにおいては、チヤネルが形成
される活性層（2c）を構成している多結晶シリコン薄膜
（２）の膜厚は通常例えば1500Å程度である。
上述の従来のMOS TFTは、次のような欠点を有してい
る。即ち、第１に、活性層（2c）中のトラツプ密度が大
きいため、MOS TFTのしきい値電圧ＶＴが大きい。第２
に、多結晶シリコン薄膜（２）の膜厚が例えば1500Å程
度の場合、キヤリヤ（本実施例では電子）の実効移動度
μeffは0.01cm２／Ｖsec以下であつて小さい。第３に、
ソース領域（３）及びドレイン領域（４）と活性層（2
c）との間の接合におけるリーク電流が大きい。第４
に、活性層（2c）の抵抗が低いばかりでなく膜厚が大き
いので、MOS TFTのオフ時において、外部光によるソー
ス領域（３）、ドレイン領域（４）間のリーク電流が大
きい。
発明の目的 本発明は、上述の問題にかんがみ、上述の欠点を是正し
た特性が良好なMOS TFT等の電界効果型トランジスタを
提供することを目的とする。
発明の概要 本発明は、チャンネルが形成される活性層が、基板に所
定膜厚になるように被着形成された多結晶シリコン薄膜
により構成された電界効果型トランジスタにおいて、上
記活性層が上記基板に100〜400Åの膜厚になるように被
着形成された上記多結晶シリコン薄膜により構成され、
ソース領域およびドレイン領域が上記活性層とほぼ同一
の膜厚で上記多結晶シリコン薄膜により構成されている
ことを特徴とする電界効果型トランジスタに係るもので
ある。このように構成することによつて、しきい値電圧
ＶＴを低くすることができると共に、実効移動度μeff
を極めて大きくすることができ、ソース領域及びドレイ
ン領域の接合におけるリーク電流並びに外部光によるソ
ース領域、ドレイン領域間のリーク電流を小さくするこ
とができる。さらに、多結晶シリコン薄膜を所定膜厚に
するための制御が容易であり、余分な熱酸化工程による
基板などへの悪影響を排除することができ、しかも、余
分な熱酸化工程を必要としないだけでなく、パタンニン
グの回数も少なくすることができるから、製造工程をき
わめて簡単にすることができる。
実施例 以下本発明に係る電界効果型トランジスタの一実施例と
してのMOS TFTにつき第２図及び第３図を参照しながら
説明する。
第２図に示す本実施例によるMOS TFTにおいては、活性
層を構成する多結晶シリコン薄膜（２）が石英基板
（１）にCVD法により最初から所定膜厚に被着形成され
ている。そして、このMOS FETは、多結晶シリコン薄膜
（２）の上記所定膜厚が200Åと極めて小さい点で第１
図に示す従来のMOS TFTと相違している。なお多結晶シ
リコン薄膜（２）の膜厚を200Åに選定したのは、次に
述べるように、実効移動度μeffが膜厚200Å付近におい
て極大値をとるためである。
即ち、本発明者は、多結晶シリコン薄膜（２）の膜厚を
特に従来のMOS TFTにおいて用いられているよりも小さ
い膜厚範囲（100〜1000Å）内で種々に変えて実効移動
度μeffの膜厚依存性を詳細に測定した結果、第３図に
示すように、膜厚の減少と共に実効移動度μeffが急激
に上昇し、ある膜厚において極大値をとつた後、さらに
膜厚が減少すると実効移動度μeffが再び減少するとい
う極めて特徴的な変化を示すことを見出した。なお第３
図において、曲線Ａは、上記実施例の場合のように、CV
D法により最初から所定膜厚に多結晶シリコン薄膜
（２）を被着形成した場合を、また、曲線Ｂは、参考例
であって、CVD法により多結晶シリコン薄膜を被着形成
した後、この多結晶シリコン薄膜の表面を熱酸化して、
所定膜厚の多結晶シリコン薄膜（２）を形成した場合を
それぞれ示す。なお実効移動度μeffは、曲線Ａの場
合、膜厚約210Åにおいて極大値7.2cm2／Ｖsecをとり、
また曲線Ｂの場合、膜厚約370Åにおいて極大値12cm2／
Ｖsecをとる。
本実施例においては、多結晶シリコン薄膜（２）の膜厚
を200Åに選定しているため、第３図から明らかなよう
に、実効移動度μeffを曲線Ａの場合には約7cm2／
Ｖsec、また曲線Ｂの場合には約5cm2／Ｖsecと極めて大
きい値にすることができる。さらに、本実施例および上
記参考例によれば、MOS TFTのしきい値電圧ＶＴを従来
に比べて低くすることもできる。なお上述のように実効
移動度μeffが大きくなると共にしきい値電圧ＶＴが低
くなるのは、活性層（2c）の膜厚が、第１図に示すよう
な従来のMOS TFTのゲート電極（６）に通常の大きさの
ゲート電圧を印加した場合にこの活性層（2c）に誘起さ
れるチャネル（反転層）の厚さよりも小さくなっている
ためであると考えられる。換言すれば、活性層（2c）の
膜厚が本実施例におけるように小さくなっていれば、通
常の大きさのゲート電圧を印加しただけでも、活性層
（2c）の全領域にチャネル（反転層）が誘起されるため
であると考えられる。
のみならず、上述の実施例および参考例によれば、多結
晶シリコン薄膜（２）の膜厚が従来に比べて極めて小さ
いので、ソース領域（３）及びドレイン領域（４）と活
性層（2c）との間の接合の面積が従来に比べて小さくな
り、この分接合リーク電流を小さくすることができる。
また同様に、多結晶シリコン薄膜（２）の膜厚が小さく
なつた分だけ活性層（2c）の抵抗を見かけ上大きくする
ことができると共に、活性層（2c）の体積を小さくする
ことができるので、外部光によるソース領域（３）、ド
レイン領域（４）間のリーク電流を小さくすることがで
きる。
なお、この場合、多結晶シリコン薄膜（２）の膜厚が小
さくなった分だけソース領域（３）及びドレイン領域
（４）の膜厚も小さくなるから、これらの領域の抵抗も
大きくなる。しかし、本実施例におけるように活性層
（2c）を構成する多結晶シリコン薄膜（２）の膜厚を小
さくすれば、しきい値電圧ＶＴを低く、実効移動度μ
effをきわめて大きく、ソース領域（３）及びドレイン
領域（４）の接合のリーク電流並びに外部光によるソー
ス領域（３）、ドレイン領域（４）間のリーク電流を共
に小さくできる。ゆえに、ソース領域（３）及びドレイ
ン領域（４）の抵抗が多少大きくなってもそれ程支障を
生じない場合（例えば、SRAM（static RAM）の負荷抵抗
としてMOS TFTを用いる場合）には、本実施例および上
記参考例によるMOS TFTを用いることができる。また、
この場合、ソース領域（３）及びドレイン領域（４）の
不純物濃度を高くすることなどにより、ソース領域
（３）及びドレイン領域（４）の抵抗が高くなるのを或
る程度抑制すれば、さらに実用性が向上する。
さらに、この場合、活性層（2c）の膜厚のみを上述のよ
うに小さくしてソース領域（３）及びドレイン領域
（４）の膜厚を第１図に示すような従来のMOS TFTの場
合と同様に大きくすることも考えられる。しかし、この
ようにすると、余分なパタンニングを必要とするから、
製造工程が複雑となる。
なお、本実施例の場合には、上記参考例の場合に較べ
て、CVD法により被着形成した多結晶シリコン薄膜
（２）を所定膜厚にするためにその表面を熱酸化する工
程を余分に必要としない。したがって、本実施例は、所
定膜厚にするための制御が容易であり、また、上記熱酸
化工程による基板などへの悪影響を排除することがで
き、さらに、余分な熱酸化工程を必要としないために製
造工程を簡単にすることができる点において、上記参考
例よりもさらに好ましい。
なお、上述の実施例においては、多結晶シリコン薄膜
（２）により構成された活性層（2c）の膜厚を200Åに
選定したが、これに限定されるものでは勿論なく、第３
図の曲線Ａから明らかなように、100〜400Åの範囲の膜
厚であればよい。
発明の効果 本発明に係る電界効果型トランジスタによれば、活性層
が基板に100〜400Åの膜厚になるように被着された多結
晶シリコン薄膜により構成されているので、しきい値電
圧ＶＴを低くすることができると共に、実効移動度μ
effを極めて大きくすることができ、ソース領域及びド
レイン領域の接合のリーク電流並びに外部光によるソー
ス領域、ドレイン領域間のリーク電流を小さくすること
ができる。
また、活性層を構成する多結晶シリコン薄膜を所定膜厚
である100〜400Åにするための熱酸化工程を必要としな
いから、多結晶シリコン薄膜を所定膜厚にするための制
御が容易であり、また、上記熱酸化工程による基板など
への悪影響を排除することができ、さらに、余分な熱酸
化工程を必要としないために製造工程を簡単にすること
ができる。
しかも、ソース領域およびドレイン領域が活性層とほぼ
同一の膜厚で多結晶シリコン薄膜により構成されている
から、前者の膜厚を後者の膜厚に較べて大きくする場合
に較べて、パタンニングの回数を少なくすることがで
き、このために、製造工程をさらに簡単にすることがで
きる。
【図面の簡単な説明】
第１図は活性層を多結晶シリコン薄膜により構成した従
来のMOS TFTの構造を示す断面図、第２図は本発明に係
る電界効果型トランジスタの一実施例としてのMOS TFT
の構造を示す断面図、第３図は第２図に示すMOS TFTに
おいて活性層を構成する多結晶シリコン薄膜の膜厚と実
効移動度μeffの関係を示すグラフである。 なお図面に用いた符号において、 （１）……石英基板 （２）……多結晶シリコン薄膜 （2c）……活性層 （３）……ソース領域 （４）……ドレイン領域 （５）……ゲート絶縁層 （６）……ゲート電極 （８）（９）……取り出し電極 である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】チャンネルが形成される活性層が、基板に
    所定膜厚になるように被着形成された多結晶シリコン薄
    膜により構成された電界効果型トランジスタにおいて、 上記活性層が上記基板に100〜400Åの膜厚になるように
    被着形成された上記多結晶シリコン薄膜により構成さ
    れ、 ソース領域およびドレイン領域が上記活性層とほぼ同一
    の膜厚で上記多結晶シリコン薄膜により構成されている
    ことを特徴とする電界効果型トランジスタ。
JP58251813A 1983-12-23 1983-12-23 電界効果型トランジスタ Expired - Lifetime JPH0669094B2 (ja)

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