JPH0661481A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH0661481A JPH0661481A JP20776392A JP20776392A JPH0661481A JP H0661481 A JPH0661481 A JP H0661481A JP 20776392 A JP20776392 A JP 20776392A JP 20776392 A JP20776392 A JP 20776392A JP H0661481 A JPH0661481 A JP H0661481A
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- JP
- Japan
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- pattern
- gate
- insulating film
- gate electrode
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Abstract
(57)【要約】
【目的】 チャネル長の短いＭＯＳトランジスタにおい
て生じるソース・ドレイン間のパンチスルー現象や電界
集中によるゲート酸化膜破壊を防止する。 【構成】 ゲート電極パターンのゲート領域を分離絶縁
膜端部より活性領域内部に入った所定の位置に形成し、
且つ、ゲート領域よりコンタクト形成領域、引出し領
域、および、突き出し領域のパターン幅を広く形成す
る。前記構成により活性領域端部のゲート電極パターン
の狭パターン化、および、実行チャネルの狭チャネル化
が防止でき、良好な特性が得られる。
て生じるソース・ドレイン間のパンチスルー現象や電界
集中によるゲート酸化膜破壊を防止する。 【構成】 ゲート電極パターンのゲート領域を分離絶縁
膜端部より活性領域内部に入った所定の位置に形成し、
且つ、ゲート領域よりコンタクト形成領域、引出し領
域、および、突き出し領域のパターン幅を広く形成す
る。前記構成により活性領域端部のゲート電極パターン
の狭パターン化、および、実行チャネルの狭チャネル化
が防止でき、良好な特性が得られる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置、特
にチャネル長の短いＭＯＳトランジスタにおいて生じる
ソース・ドレイン間のパンチスルー現象や電界集中によ
るゲート酸化膜破壊を防止できるＭＯＳ型半導体装置に
関する。
にチャネル長の短いＭＯＳトランジスタにおいて生じる
ソース・ドレイン間のパンチスルー現象や電界集中によ
るゲート酸化膜破壊を防止できるＭＯＳ型半導体装置に
関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置として、ＭＯＳトラ
ンジスタでは、ゲート電極としてＡｌ膜、多結晶シリコ
ン膜、シリサイド膜あるいは高融点金属膜等が使用され
ている。
ンジスタでは、ゲート電極としてＡｌ膜、多結晶シリコ
ン膜、シリサイド膜あるいは高融点金属膜等が使用され
ている。
【０００３】ゲート電極として多結晶シリコン膜を使用
した従来のＮ型ＭＯＳトランジスタ構造の一例を図４に
示す。図４（Ａ）はＮ型ＭＯＳトランジスタを示す平面
図である。図４（Ｂ）は図４（Ａ）のＡ１−Ａ２箇所の
断面図である。そして図４（Ｃ）は図４（Ａ）のＢ１−
Ｂ２箇所の断面図である。
した従来のＮ型ＭＯＳトランジスタ構造の一例を図４に
示す。図４（Ａ）はＮ型ＭＯＳトランジスタを示す平面
図である。図４（Ｂ）は図４（Ａ）のＡ１−Ａ２箇所の
断面図である。そして図４（Ｃ）は図４（Ａ）のＢ１−
Ｂ２箇所の断面図である。
【０００４】図４のＮ型ＭＯＳトランジスタは、Ｐ型半
導体基板１，分離絶縁膜２，ゲート電極の多結晶シリコ
ンパターン３，ゲート電極側面絶縁膜４，ソース・ドレ
イン拡散層となるＮ-拡散層５およびＮ+拡散層６，ゲー
ト酸化膜７の構造から成り立っている。
導体基板１，分離絶縁膜２，ゲート電極の多結晶シリコ
ンパターン３，ゲート電極側面絶縁膜４，ソース・ドレ
イン拡散層となるＮ-拡散層５およびＮ+拡散層６，ゲー
ト酸化膜７の構造から成り立っている。
【０００５】そして、多結晶シリコンパターン３は、コ
ンタクト形成領域３ａと引出し領域３ｂとゲート領域３
ｃと突き出し領域３ｄの各領域から成っている。しか
も、引出し領域３ｂ，ゲート領域３ｃおよび突き出し領
域３ｄのパターン幅３ｅは、同一のパターン幅を有して
いるマスクパターンを用いて形成している。
ンタクト形成領域３ａと引出し領域３ｂとゲート領域３
ｃと突き出し領域３ｄの各領域から成っている。しか
も、引出し領域３ｂ，ゲート領域３ｃおよび突き出し領
域３ｄのパターン幅３ｅは、同一のパターン幅を有して
いるマスクパターンを用いて形成している。
【０００６】
【発明が解決しようとする課題】図４に示すような多結
晶シリコンパターンを有するＭＯＳトランジスタ構造で
は次のような課題がある。
晶シリコンパターンを有するＭＯＳトランジスタ構造で
は次のような課題がある。
【０００７】第１には、実行チャネル幅が活性領域中央
部に比べて活性領域端部の方が狭く形成される。すなわ
ち、図４（Ｃ）に示す活性領域中央部の実行チャネル幅
Ｌ１に対して、図４（Ｂ）に示す活性領域端部の実行チ
ャネル幅Ｌ２が狭く形成される。これは、分離絶縁膜２
形成時に酸化ストレスが活性領域端部の半導体基板１に
加わっており、そのためソース・ドレイン拡散層となる
Ｎ-型拡散層５およびＮ+拡散層６形成時に活性領域中央
部より活性領域端部の方が拡散速度が速いためである。
このように、ゲート領域内部にチャネル幅の狭い箇所が
あると、その箇所に電界が集中し、ゲート酸化膜７の破
壊、パンチスルーによるソース・ドレイン耐圧劣化やリ
ーク電流が発生し、所定のトランジスタ特性が得られな
いだけでなく、トランジスタ動作不良を起こしてしまう
という問題がある。
部に比べて活性領域端部の方が狭く形成される。すなわ
ち、図４（Ｃ）に示す活性領域中央部の実行チャネル幅
Ｌ１に対して、図４（Ｂ）に示す活性領域端部の実行チ
ャネル幅Ｌ２が狭く形成される。これは、分離絶縁膜２
形成時に酸化ストレスが活性領域端部の半導体基板１に
加わっており、そのためソース・ドレイン拡散層となる
Ｎ-型拡散層５およびＮ+拡散層６形成時に活性領域中央
部より活性領域端部の方が拡散速度が速いためである。
このように、ゲート領域内部にチャネル幅の狭い箇所が
あると、その箇所に電界が集中し、ゲート酸化膜７の破
壊、パンチスルーによるソース・ドレイン耐圧劣化やリ
ーク電流が発生し、所定のトランジスタ特性が得られな
いだけでなく、トランジスタ動作不良を起こしてしまう
という問題がある。
【０００８】第２には、多結晶シリコンパターン３のパ
ターン幅がゲート領域３ｃ中央部に比べてゲート領域３
ｃ端部、引出し領域３ｂおよび突き出し領域３ｄの方が
狭く形成される。すなわち、ゲート領域３ｃ端部は分離
絶縁膜２が形成されているためゲート領域３ｃ中央部よ
り高い段差があり、そのため多結晶シリコンパターン３
形成用のホトレジストパターン形成時にゲート領域３ｃ
中央部に比べゲート領域３ｃ端部、引出し領域３ｂおよ
び突き出し領域３ｄの方が露光オーバーとなり、レジス
トパターンが狭く形成されるためである。しかも、多結
晶シリコンパターン３のコンタクト形成領域３ａのパタ
ーンが広いため、ホトレジストパターンのポストベーク
処理の際、ホトレジストの表面張力により、特に引出し
領域３ｂのパターン幅が狭く形成される。このように、
ゲート領域３ｃ端部、引出し領域３ｂおよび突き出し領
域３ｄのパターン幅が狭くなると、上記第１の場合と同
様にチャネル幅が狭いだけでなく、引出し領域３ｂで多
結晶シリコンパターン３が断線してしまいトランジスタ
動作しないという課題がある。
ターン幅がゲート領域３ｃ中央部に比べてゲート領域３
ｃ端部、引出し領域３ｂおよび突き出し領域３ｄの方が
狭く形成される。すなわち、ゲート領域３ｃ端部は分離
絶縁膜２が形成されているためゲート領域３ｃ中央部よ
り高い段差があり、そのため多結晶シリコンパターン３
形成用のホトレジストパターン形成時にゲート領域３ｃ
中央部に比べゲート領域３ｃ端部、引出し領域３ｂおよ
び突き出し領域３ｄの方が露光オーバーとなり、レジス
トパターンが狭く形成されるためである。しかも、多結
晶シリコンパターン３のコンタクト形成領域３ａのパタ
ーンが広いため、ホトレジストパターンのポストベーク
処理の際、ホトレジストの表面張力により、特に引出し
領域３ｂのパターン幅が狭く形成される。このように、
ゲート領域３ｃ端部、引出し領域３ｂおよび突き出し領
域３ｄのパターン幅が狭くなると、上記第１の場合と同
様にチャネル幅が狭いだけでなく、引出し領域３ｂで多
結晶シリコンパターン３が断線してしまいトランジスタ
動作しないという課題がある。
【０００９】本発明は、このような従来の課題を鑑み、
これらの課題を解決したパンチスルー耐圧の高い、良好
な特性を有するＭＯＳ型半導体装置を提供することを目
的とする。
これらの課題を解決したパンチスルー耐圧の高い、良好
な特性を有するＭＯＳ型半導体装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明に係るＭＯＳ型半導体装置は以下のような構成
を有している。すなわち本発明は、一方導電型半導体基
板主面上に形成された分離絶縁膜と、前記一方導電型半
導体基板の活性領域上に形成されたゲート絶縁膜と、前
記分離絶縁膜および前記ゲート絶縁膜上に形成されたゲ
ート電極パターンと、前記一方導電型半導体基板内に形
成されたソース・ドレイン拡散層とを備え、前記ゲート
電極パターンがコンタクト形成領域と引出し領域とゲー
ト領域と突き出し領域から成り、前記ゲート領域より前
記コンタクト形成領域、引出し領域、および、突き出し
領域の方がパターン幅が広く、しかも、前記ゲート電極
パターンのゲート領域が前記分離絶縁膜端部より活性領
域内部に所定の位置まで入った前記ゲート絶縁膜上に形
成されていることを特徴とする。
に本発明に係るＭＯＳ型半導体装置は以下のような構成
を有している。すなわち本発明は、一方導電型半導体基
板主面上に形成された分離絶縁膜と、前記一方導電型半
導体基板の活性領域上に形成されたゲート絶縁膜と、前
記分離絶縁膜および前記ゲート絶縁膜上に形成されたゲ
ート電極パターンと、前記一方導電型半導体基板内に形
成されたソース・ドレイン拡散層とを備え、前記ゲート
電極パターンがコンタクト形成領域と引出し領域とゲー
ト領域と突き出し領域から成り、前記ゲート領域より前
記コンタクト形成領域、引出し領域、および、突き出し
領域の方がパターン幅が広く、しかも、前記ゲート電極
パターンのゲート領域が前記分離絶縁膜端部より活性領
域内部に所定の位置まで入った前記ゲート絶縁膜上に形
成されていることを特徴とする。
【００１１】
【作用】本発明は上記構成により次のような作用があ
る。
る。
【００１２】まずゲート電極パターンのゲート領域より
コンタクト形成領域、引出し領域、および、突き出し領
域のパターン幅を広く形成することにより、ゲート電極
パターン形成時における引出し領域および突き出し領域
のパターン幅の狭パターン化を防止できる。すなわち、
ゲート電極パターン形成用のホトレジストパターン形成
時に分離絶縁膜の高い段差によって、ゲート領域より引
出し領域および突き出し領域が露光オーバーになって
も、ゲート領域より引出し領域および突き出し領域のパ
ターン幅を広く形成することができる。
コンタクト形成領域、引出し領域、および、突き出し領
域のパターン幅を広く形成することにより、ゲート電極
パターン形成時における引出し領域および突き出し領域
のパターン幅の狭パターン化を防止できる。すなわち、
ゲート電極パターン形成用のホトレジストパターン形成
時に分離絶縁膜の高い段差によって、ゲート領域より引
出し領域および突き出し領域が露光オーバーになって
も、ゲート領域より引出し領域および突き出し領域のパ
ターン幅を広く形成することができる。
【００１３】またゲート電極パターンのゲート領域を分
離絶縁膜端部より活性領域内部に所定の位置まで入った
ゲート絶縁膜上に形成することによって、活性領域端部
における実行チャネルの狭チャネル化を防止することが
できる。すなわち、分離絶縁膜形成時の酸化ストレスが
活性領域端部に加わっていても、活性領域端部上にはゲ
ート領域よりパターン幅の広い引出し領域および突き出
し領域が形成されているため、ソース・ドレイン拡散層
形成後のゲート領域の実行チャネル幅より活性領域端部
の実行チャネル幅の方が広く形成される。
離絶縁膜端部より活性領域内部に所定の位置まで入った
ゲート絶縁膜上に形成することによって、活性領域端部
における実行チャネルの狭チャネル化を防止することが
できる。すなわち、分離絶縁膜形成時の酸化ストレスが
活性領域端部に加わっていても、活性領域端部上にはゲ
ート領域よりパターン幅の広い引出し領域および突き出
し領域が形成されているため、ソース・ドレイン拡散層
形成後のゲート領域の実行チャネル幅より活性領域端部
の実行チャネル幅の方が広く形成される。
【００１４】
【実施例】以下、本発明の第１の実施例を図１に基づい
て説明する。図１（Ａ）はＮ型ＭＯＳトランジスタの平
面図である。図１（Ｂ）は図１（Ａ）のＣ１−Ｃ２箇所
の断面図である。そして図１（Ｃ）は図１（Ａ）のＤ１
−Ｄ２箇所の断面図である。
て説明する。図１（Ａ）はＮ型ＭＯＳトランジスタの平
面図である。図１（Ｂ）は図１（Ａ）のＣ１−Ｃ２箇所
の断面図である。そして図１（Ｃ）は図１（Ａ）のＤ１
−Ｄ２箇所の断面図である。
【００１５】図１に示すＮ型ＭＯＳトランジスタは、Ｐ
型半導体基板１１，分離絶縁膜１２，ゲート電極の多結
晶シリコンパターン１３，ゲート電極側面絶縁膜１４，
ソース・ドレイン拡散層となるＮ-拡散層１５およびＮ+
拡散層１６，ゲート酸化膜１７の構造から成り立ってい
る。
型半導体基板１１，分離絶縁膜１２，ゲート電極の多結
晶シリコンパターン１３，ゲート電極側面絶縁膜１４，
ソース・ドレイン拡散層となるＮ-拡散層１５およびＮ+
拡散層１６，ゲート酸化膜１７の構造から成り立ってい
る。
【００１６】そして、多結晶シリコンパターン１３は、
コンタクト形成領域１３ａと引出し領域１３ｂとゲート
領域１３ｃと突き出し領域１３ｄの各領域からなり、ゲ
ート領域１３ｃのパターン幅Ｌ５よりコンタクト形成領
域１３ａのパターン幅Ｌ３、引出し領域１３ｂのパター
ン幅Ｌ４、および、突き出し領域１３ｄのパターン幅Ｌ
６の方が広く、しかも、ゲート電極パターンのゲート領
域１３ｃが分離絶縁膜端部１２より活性領域内部に所定
の位置まで入ったゲート絶縁膜１７上に形成されてい
る。
コンタクト形成領域１３ａと引出し領域１３ｂとゲート
領域１３ｃと突き出し領域１３ｄの各領域からなり、ゲ
ート領域１３ｃのパターン幅Ｌ５よりコンタクト形成領
域１３ａのパターン幅Ｌ３、引出し領域１３ｂのパター
ン幅Ｌ４、および、突き出し領域１３ｄのパターン幅Ｌ
６の方が広く、しかも、ゲート電極パターンのゲート領
域１３ｃが分離絶縁膜端部１２より活性領域内部に所定
の位置まで入ったゲート絶縁膜１７上に形成されてい
る。
【００１７】しかも、ソース・ドレイン拡散層となるＮ
-拡散層１５およびＮ+拡散層１６形成時には、多結晶シ
リコンパターン１３が拡散マスクになるので、ゲート領
域下の実行チャネル幅Ｌ８に比べ活性領域端部の実行チ
ャネル幅Ｌ７は広く形成される。
-拡散層１５およびＮ+拡散層１６形成時には、多結晶シ
リコンパターン１３が拡散マスクになるので、ゲート領
域下の実行チャネル幅Ｌ８に比べ活性領域端部の実行チ
ャネル幅Ｌ７は広く形成される。
【００１８】次に本発明の第２の実施例を図２を参照し
ながら説明する。図２はＮ型ＭＯＳトランジスタの平面
図である。図２において、分離絶縁膜１２，ゲート電極
の多結晶シリコンパターン２０，ゲート電極側面絶縁膜
１４，ソース・ドレイン拡散層となるＮ+拡散層１６を
示す。
ながら説明する。図２はＮ型ＭＯＳトランジスタの平面
図である。図２において、分離絶縁膜１２，ゲート電極
の多結晶シリコンパターン２０，ゲート電極側面絶縁膜
１４，ソース・ドレイン拡散層となるＮ+拡散層１６を
示す。
【００１９】そして、多結晶シリコンパターン２０は、
コンタクト形成領域２０ａと引出し領域２０ｂとゲート
領域２０ｃと突き出し領域２０ｄの各領域からなり、ゲ
ート領域２０ｃのパターン幅よりコンタクト形成領域２
０ａ、引出し領域２０ｂ、および、突き出し領域２０ｄ
のパターン幅の方が広く、しかも、ゲート電極パターン
のゲート領域２０ｃが分離絶縁膜端部１２より活性領域
内部に所定の位置まで入ったゲート絶縁膜上に形成され
ている。
コンタクト形成領域２０ａと引出し領域２０ｂとゲート
領域２０ｃと突き出し領域２０ｄの各領域からなり、ゲ
ート領域２０ｃのパターン幅よりコンタクト形成領域２
０ａ、引出し領域２０ｂ、および、突き出し領域２０ｄ
のパターン幅の方が広く、しかも、ゲート電極パターン
のゲート領域２０ｃが分離絶縁膜端部１２より活性領域
内部に所定の位置まで入ったゲート絶縁膜上に形成され
ている。
【００２０】次に本発明の第３の実施例を図３を参照し
ながら説明する。図３はＮ型ＭＯＳトランジスタの平面
図である。図３において、分離絶縁膜１２，ゲート電極
の多結晶シリコンパターン３０，ゲート電極側面絶縁膜
１４，ソース・ドレイン拡散層となるＮ+拡散層１６を
示す。
ながら説明する。図３はＮ型ＭＯＳトランジスタの平面
図である。図３において、分離絶縁膜１２，ゲート電極
の多結晶シリコンパターン３０，ゲート電極側面絶縁膜
１４，ソース・ドレイン拡散層となるＮ+拡散層１６を
示す。
【００２１】そして、多結晶シリコンパターン３０は、
コンタクト形成領域３０ａと引出し領域３０ｂとゲート
領域３０ｂと突き出し領域３０ｄの各領域からなり、ゲ
ート領域３０ｃのパターン幅よりコンタクト形成領域３
０ａ、引出し領域３０ｂ、および、突き出し領域３０ｄ
のパターン幅の方が広く、しかも、ゲート電極パターン
のゲート領域３０ｃが分離絶縁膜端部１２より活性領域
内部に所定の位置まで入ったゲート絶縁膜上に形成され
ている。
コンタクト形成領域３０ａと引出し領域３０ｂとゲート
領域３０ｂと突き出し領域３０ｄの各領域からなり、ゲ
ート領域３０ｃのパターン幅よりコンタクト形成領域３
０ａ、引出し領域３０ｂ、および、突き出し領域３０ｄ
のパターン幅の方が広く、しかも、ゲート電極パターン
のゲート領域３０ｃが分離絶縁膜端部１２より活性領域
内部に所定の位置まで入ったゲート絶縁膜上に形成され
ている。
【００２２】以上の実施例では、Ｎ型ＭＯＳトランジス
タを用いて説明したが、Ｐ型ＭＯＳトランジスタでも同
様な構造にすれば良い。また、ゲート電極パターンとし
て多結晶シリコンパターンを用いて説明したが、シリサ
イド、高融点金属等でも良い。
タを用いて説明したが、Ｐ型ＭＯＳトランジスタでも同
様な構造にすれば良い。また、ゲート電極パターンとし
て多結晶シリコンパターンを用いて説明したが、シリサ
イド、高融点金属等でも良い。
【００２３】
【発明の効果】以上述べてきたように、本発明によれば
次のような効果がある。
次のような効果がある。
【００２４】まずゲート電極パターンのゲート領域より
コンタクト形成領域、引出し領域、および、突き出し領
域のパターン幅を広く形成することにより、ゲート電極
パターン形成時における引出し領域および突き出し領域
のパターン幅の狭パターン化を防止できる。すなわち、
ゲート電極パターン形成用のホトレジストパターン形成
時に分離絶縁膜の高い段差によって、ゲート領域より引
出し領域および突き出し領域が露光オーバーになって
も、ゲート領域より引出し領域および突き出し領域のパ
ターン幅を広く形成することができる。
コンタクト形成領域、引出し領域、および、突き出し領
域のパターン幅を広く形成することにより、ゲート電極
パターン形成時における引出し領域および突き出し領域
のパターン幅の狭パターン化を防止できる。すなわち、
ゲート電極パターン形成用のホトレジストパターン形成
時に分離絶縁膜の高い段差によって、ゲート領域より引
出し領域および突き出し領域が露光オーバーになって
も、ゲート領域より引出し領域および突き出し領域のパ
ターン幅を広く形成することができる。
【００２５】そしてゲート電極パターンのゲート領域を
分離絶縁膜端部より活性領域内部に所定の位置まで入っ
たゲート絶縁膜上に形成することによって、活性領域端
部における実行チャネルの狭チャネル化を防止すること
ができる。すなわち、分離絶縁膜形成時の酸化ストレス
が活性領域端部に加わっていても、活性領域端部上には
ゲート領域よりパターン幅の広い引出し領域および突き
出し領域が形成されているため、ソース・ドレイン拡散
層形成後のゲート領域の実行チャネル幅より活性領域端
部の実行チャネル幅の方が広く形成される。
分離絶縁膜端部より活性領域内部に所定の位置まで入っ
たゲート絶縁膜上に形成することによって、活性領域端
部における実行チャネルの狭チャネル化を防止すること
ができる。すなわち、分離絶縁膜形成時の酸化ストレス
が活性領域端部に加わっていても、活性領域端部上には
ゲート領域よりパターン幅の広い引出し領域および突き
出し領域が形成されているため、ソース・ドレイン拡散
層形成後のゲート領域の実行チャネル幅より活性領域端
部の実行チャネル幅の方が広く形成される。
【００２６】以上のような効果によって、活性領域端部
におけるゲート電極パターンの狭パターン化や実行チャ
ネルの狭チャネル化がなくなり、これらによって生じて
いたソース・ドレイン間のパンチスルー現象や電界集中
によるゲート酸化膜破壊を防止でき、良好なＭＯＳトラ
ンジスタ特性を得ることができた。
におけるゲート電極パターンの狭パターン化や実行チャ
ネルの狭チャネル化がなくなり、これらによって生じて
いたソース・ドレイン間のパンチスルー現象や電界集中
によるゲート酸化膜破壊を防止でき、良好なＭＯＳトラ
ンジスタ特性を得ることができた。
【図１】本発明の第１の実施例に係るＮ型ＭＯＳトラン
ジスタを示す図
ジスタを示す図
【図２】本発明の第２の実施例に係るＮ型ＭＯＳトラン
ジスタの平面図
ジスタの平面図
【図３】本発明の第３の実施例に係るＮ型ＭＯＳトラン
ジスタの平面図
ジスタの平面図
【図４】従来のＮ型ＭＯＳトランジスタを示す図
１ Ｐ型半導体基板 ２ 分離絶縁膜 ３ ゲート電極の多結晶シリコンパターン ３ａ コンタクト形成領域 ３ｂ 引出し領域 ３ｃ ゲート領域 ３ｄ 突き出し領域 ３ｅ パターン幅 ４ ゲート電極側面絶縁膜 ５ ソース・ドレイン拡散層となるＮ-拡散層 ６ Ｎ+拡散層 ７ ゲート酸化膜 １１ Ｐ型半導体基板 １２ 分離絶縁膜 １３ ゲート電極の多結晶シリコンパターン １３ａ コンタクト形成領域 １３ｂ 引出し領域 １３ｃ ゲート領域 １３ｄ 突き出し領域１３ｄの各領域 Ｌ５ ゲート領域１３ｃのパターン幅 Ｌ３ コンタクト形成領域１３ａのパターン幅 Ｌ４ 引出し領域１３ｂのパターン幅 Ｌ６ 突き出し領域１３ｄのパターン幅 １４ ゲート電極側面絶縁膜 １５ ソース・ドレイン拡散層となるＮ-拡散層 １６ ソース・ドレイン拡散層となるＮ+拡散層 １７ ゲート酸化膜 ２０ ゲート電極の多結晶シリコンパターン ２０ａ コンタクト形成領域 ２０ｂ 引出し領域 ２０ｃ ゲート領域 ２０ｄ 突き出し領域 ３０ ゲート電極の多結晶シリコンパターン ３０ａ コンタクト形成領域 ３０ｂ 引出し領域 ３０ｃ ゲート領域 ３０ｄ 突き出し領域
Claims (1)
- 【請求項１】一方導電型半導体基板主面上に形成された
分離絶縁膜と、前記一方導電型半導体基板の活性領域上
に形成されたゲート絶縁膜と、前記分離絶縁膜および前
記ゲート絶縁膜上に形成されたゲート電極パターンと、
前記一方導電型半導体基板内に形成されたソース・ドレ
イン拡散層とを備え、前記ゲート電極パターンがコンタ
クト形成領域と引出し領域とゲート領域と突き出し領域
から成り、前記ゲート領域のパターンより前記コンタク
ト形成領域、引出し領域、および突き出し領域のパター
ンの方がパターン幅が広く、しかも前記ゲート電極パタ
ーンのゲート領域が前記分離絶縁膜端部より活性領域内
部に所定の位置まで入った前記ゲート絶縁膜上に形成さ
れていることを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20776392A JPH0661481A (ja) | 1992-08-04 | 1992-08-04 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20776392A JPH0661481A (ja) | 1992-08-04 | 1992-08-04 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661481A true JPH0661481A (ja) | 1994-03-04 |
Family
ID=16545146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20776392A Pending JPH0661481A (ja) | 1992-08-04 | 1992-08-04 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661481A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
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| KR20010076658A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 반도체 소자 |
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