KR20020058258A - 모스 트랜지스터 및 그 제조 방법 - Google Patents
모스 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20020058258A KR20020058258A KR1020000086305A KR20000086305A KR20020058258A KR 20020058258 A KR20020058258 A KR 20020058258A KR 1020000086305 A KR1020000086305 A KR 1020000086305A KR 20000086305 A KR20000086305 A KR 20000086305A KR 20020058258 A KR20020058258 A KR 20020058258A
- Authority
- KR
- South Korea
- Prior art keywords
- gate line
- mos transistor
- active region
- region
- width
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 230000003287 optical effect Effects 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 230000000694 effects Effects 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명의 모스 트랜지스터는 액티브 영역과 게이트 라인이 만나는 영역에 게이트 라인의 폭보다 넓게 만들기 위해 광학적 근접 보정(optical proximity correction, OPC)을 적용하는 마스크를 사용하여 제조하기 때문에, 숏 채널 효과(narrow width effect)와 역 숏 채널 효과(inverse narrow width effect)의 특성이 향상될 수 있다.
Description
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 광학적 근접 보정(optical proximity correction, 이하, 'OPC'라 함)을 적용하여 액티브 영역과 게이트 라인이 겹치는 부분의 게이트 라인의 폭을 넓게 형성함으로써 숏 채널 효과(narrow width effect, NWE)와 역 숏 채널 효과(inverse narrow width effect, INWE)를 줄일 수 있는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 기술이 고집적화 될수록 메모리 셀과 로직 회로를 구현하는 트랜지스터의 채널 폭이 제한된다.
이러한 추세에서 트랜지스터의 게이트 채널 폭이 0.15um 이하인 트랜지스터를 제조하는 경우, 트랜지스터의 채널 폭이 협소하여 숏 채널 효과(narrow width effect, NWE) 및 역 숏 채널 효과(inverse narrow width effect, INWE) 특성이 악화되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 모스 트랜지스터의 액티브 영역과 게이트 라인이 만나는 영역에 OPC를 적용하여 게이트 라인 폭보다 넓은 영역을 형성하는 마스크를 사용하여 포토 공정을 수행함으로써 숏 채널 효과(NWE) 및 역 숏 채널 효과(INWE) 특성을 향상시킬 수 있는 모스 트랜지스터 및 그 제조 방법을 제공함에 있다.
도 1 은 FG 게이트에 OPC를 적용한 모스 트랜지스터의 레이아웃 도.
도 2 는 종래 기술의 모스 트랜지스터와 도 1의 모스 트랜지스터의 숏 채널 효과(NWE)와 역 숏 채널 효과(INWE)의 특성을 나타낸 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 액티브 영역2 : 게이트 라인
3 : 광학적 근접 보정을 적용한 영역
상기 목적을 달성하기 위한 본 발명의 모스 트랜지스터는, 소스와 드레인이 형성되는 액티브 영역의 상부 레이어에 게이트 라인이 오버랩되고, 상기 액티브 영역의 변부에 대응되는 상기 게이트 라인에 그 자체보다 폭이 넓은 영역을 광학적 근접 보정을 적용하여 형성됨을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 모스 트랜지스터 제조 방법은, 모스 트랜지스터가 형성되기 위한 액티브 영역과 상기 액티브 영역을 지나가는 게이트 라인이 만나는 영역에 광학적 근접 보정을 적용하여 상기 게이트 라인의 폭보다 넓게 상기 게이트 라인을 형성하는 마스크를 이용하여 상기 게이트 라인을 형성하는 포토 공정이 진행됨을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 모스 트랜지스터의 레이아웃 도이다.
이에 도시된 바와 같이, 모스 트랜지스터가 형성되기 위한 액티브 영역(1)과 그 액티브 영역(1) 상부 레이어를 지나가는 게이트 라인(2)이 만나는 영역에 게이트 라인(2)의 폭보다 넓은 폭을 갖는 영역(3)을 형성하기 위한 도 1에 도시된 바와 같은 게이트 라인 형성 마스크를 사용하여 포토 공정을 수행한다.
게이트 라인(2)의 폭보다 넓은 폭을 갖는 영역은 OPC(optical proximity correction)를 적용하여 형성된 영역(3)이다.
여기서, 게이트는 프레임 그라운드 게이트(Frame Ground, FG)를 사용한다.
도 2는 종래 기술의 모스 트랜지스터와 도 1에 도시된 바와 같은 본 반명에 따른 모스 트랜지스터의 숏 채널 효과(NWE) 및 역 숏 채널 효과(INWE) 특성을 나타낸 그래프이다.
이에 도시된 바와 같이, 종래 기술에 의한 모스 트랜지스터의 숏 채널 효과(NWE) 및 역 숏 채널 효과(INWE)의 특성(a)에 비해 본 발명에 의한 모스 트랜지스터의 숏 채널 효과(NWE) 및 역 숏 채널 효과(INWE)의 특성(b)이 향상되었음을알 수 있다.
이와 같이, 액티브 영역(1)과 게이트 라인(2)이 만나는 영역에 OPC(3)를 사용하여 게이트 라인(2)의 폭보다 넓은 영역을 형성함으로써, 숏 채널(narrow width)에서의 유효한 게이트 폭(effective gate width)을 실제보다 약간 크게 만들어지기 때문에 게이트 폭이 좁아짐에 따라 발생하는 숏 채널 효과(NWE)와 역 숏 채널 효과(INWE) 특성의 저하를 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 모스 트랜지스터는 액티브 영역과 게이트 라인이 만나는 영역에 OPC를 사용하여 게이트 라인의 폭보다 넓은 폭을 갖는 영역을 형성함으로써 숏 채널에서의 효과적인 게이트 폭을 실제보다 크게 만들기 때문에 숏 채널 효과(NWE) 및 역 숏 채널 효과(INWE) 특성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 모스 트랜지스터가 형성되기 위한 액티브 영역과 상기 액티브 영역을 지나가는 게이트 라인이 만나는 영역에 상기 게이트 라인의 폭보다 넓게 상기 게이트 라인을 형성하는 마스크를 이용하여 상기 게이트 라인을 형성하는 포토 공정이 진행됨을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 포토 공정은,모스 트랜지스터가 형성되기 위한 액티브 영역과 상기 액티브 영역을 지나가는 게이트 라인이 만나는 영역에 상기 게이트 라인의 폭보다 넓게 상기 게이트 라인을 형성하기 위해 게이트 광학적 근접 보정 방법을 사용한 마스크를 이용하여 상기 게이트 라인을 형성하는 공정인 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 소스와 드레인이 형성되는 액티브 영역의 상부 레이어에 게이트 라인이 오버랩되고, 상기 액티브 영역의 변부에 대응되는 상기 게이트 라인에 그 자체보다 폭이 넓은 영역이 연장되게 형성됨을 특징으로 하는 모스 트랜지스터.
- 제 3 항에 있어서,상기 게이트 라인에 그 자체보다 폭이 넓은 영역을 형성하기 위해 광학적 근접 보정 방법을 사용하는 것을 특징으로 하는 모스 트랜지스터.
- 제 3 항에 있어서,상기 게이트 라인은, 프레임 그라운드 게이트 라인인 것을 특징으로 하는 모스 트랜지스터.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000086305A KR20020058258A (ko) | 2000-12-29 | 2000-12-29 | 모스 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000086305A KR20020058258A (ko) | 2000-12-29 | 2000-12-29 | 모스 트랜지스터 및 그 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20020058258A true KR20020058258A (ko) | 2002-07-12 |
Family
ID=27689358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000086305A KR20020058258A (ko) | 2000-12-29 | 2000-12-29 | 모스 트랜지스터 및 그 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20020058258A (ko) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5827363A (ja) * | 1981-08-10 | 1983-02-18 | Fujitsu Ltd | 電界効果トランジスタの製造法 |
JPH0661481A (ja) * | 1992-08-04 | 1994-03-04 | Matsushita Electron Corp | Mos型半導体装置 |
KR19980034263A (ko) * | 1996-11-06 | 1998-08-05 | 김영환 | 반도체소자의 트랜지스터 제조방법 |
KR20000056314A (ko) * | 1999-02-19 | 2000-09-15 | 윤종용 | 오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 |
-
2000
- 2000-12-29 KR KR1020000086305A patent/KR20020058258A/ko not_active Application Discontinuation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5827363A (ja) * | 1981-08-10 | 1983-02-18 | Fujitsu Ltd | 電界効果トランジスタの製造法 |
JPH0661481A (ja) * | 1992-08-04 | 1994-03-04 | Matsushita Electron Corp | Mos型半導体装置 |
KR19980034263A (ko) * | 1996-11-06 | 1998-08-05 | 김영환 | 반도체소자의 트랜지스터 제조방법 |
KR20000056314A (ko) * | 1999-02-19 | 2000-09-15 | 윤종용 | 오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI413211B (zh) | 具有高電壓電晶體的積體電路系統及其製造方法 | |
KR100628247B1 (ko) | 반도체 소자 | |
JP5610489B2 (ja) | ゲイン変化補償を伴うトランジスタ | |
KR20020058258A (ko) | 모스 트랜지스터 및 그 제조 방법 | |
JPH07131003A (ja) | 半導体装置 | |
US6548356B2 (en) | Thin film transistor | |
KR100505627B1 (ko) | 오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 | |
US7057242B2 (en) | Transistor structures having access gates with narrowed central portions | |
KR100728966B1 (ko) | 피모스 트랜지스터 | |
JPS60119782A (ja) | 半導体装置 | |
TWI792600B (zh) | 記憶體元件 | |
KR100443518B1 (ko) | 디램 셀 트랜지스터 제조방법 | |
KR100680419B1 (ko) | 반도체 소자 | |
KR101026373B1 (ko) | 저전압 함몰형 게이트를 구비하는 반도체 소자 및 그 형성 방법 | |
KR19980066418A (ko) | 셀 영역 및 주변영역의 퍼포먼스를 개선한 반도체 장치의 제조방법 | |
JPWO2010001507A1 (ja) | 半導体集積回路装置 | |
KR100972859B1 (ko) | 이온 주입시 산란현상에 의해 변화하는 트랜지스터의 문턱전압의 제어방법 | |
JPH09172169A (ja) | 半導体装置 | |
KR100434959B1 (ko) | 반도체소자의 레이아웃 방법 | |
KR100843886B1 (ko) | 반도체 소자 및 그 제조 방법 | |
KR970004086A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
KR20020014598A (ko) | 반도체장치의 패턴 정의방법 | |
TW201905975A (zh) | 半導體裝置之製造方法 | |
KR20040043445A (ko) | 트랜지스터의 게이트전극 형성방법 | |
JPH08321555A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |