KR20020014598A - 반도체장치의 패턴 정의방법 - Google Patents
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Abstract
본 발명은 반도체장치의 패턴 정의방법에 관한 것으로, 특히, 피식각층을 패터닝하여 소정의 패턴을 형성할 경우 식각마스크로 사용되는 포토레지스트패턴의 광학적근사효과를 고려하여 포토레지스트패턴을 형성하도록 별도의 추가공정없이 설계 레이아웃을 단순 변경하므로서 소자의 면적을 그대로 유지하며 신뢰성 있는 소자를 구현할 수 있는 반도체장치의 패턴 레이아웃 설계방법에 관한 것이다. 본 발명의 제 1 실시예에 따른 반도체장치의 패턴 정의방법은 반도체장치의 제 1 패턴을 정의하기 위한 레이아웃에 있어서, 반도체기판의 소정부위상에 정의된 제 1 영역과, 상기 활성영역내에서 상기 활성영역을 제 2 영역과 제 3 영역으로 구분하는 제 1 패턴과, 광학적접근보정효과를 고려하여 상기 제 1 패턴으로부터 연장되어 상기 활성영역 밖으로 소정 길이만큼 돌출되고 상기 제 1 패턴의 폭보다 길게 형성된 제 2 패턴으로 이루어지도록 상기 레이아웃을 형성하는 것을 포함하여 이루어진다. 또한, 본 발명의 제 2 실시예에 따른 반도체장치의 패턴 정의방법은 반도체장치의 소정 영역을 정의하기 위한 반도체장치의 레이아웃에 있어서, 반도체기판의 소정부위에 U자형 제 1 만입 부위를 가지며 형성된 활성영역중 상기 U자형 제 1 만입부위의 내측 모서리 부위에서 상기 활성영역으로 광학적접근보정효과를 고려하여 다시 만입된 제 2 만입부위를 갖도록 상기 활성영역을 정의하는 것을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 패턴 정의방법에 관한 것으로, 특히, 피식각층을 패터닝하여 소정의 패턴을 형성할 경우 식각마스크로 사용되는 포토레지스트패턴의 광학적근사효과를 고려하여 포토레지스트패턴을 형성하도록 별도의 추가공정없이 설계 레이아웃을 단순 변경하므로서 소자의 면적을 그대로 유지하며 신뢰성 있는 소자를 구현할 수 있는 반도체장치의 패턴 레이아웃 설계방법에 관한 것이다.
일반적으로 소정의 패턴을 형성하기 위한 식각마스크로 사용되는 포토레지스트패턴은, 피식각층상에 포토레지스트를 도포한 후 적절한 노광마스크로 노광 및 현상공정을 거쳐 소자 설계시의 레이아웃대로 정의된다.
그러나, 노광시 패턴의 만입 부분은 광의 상쇄간섭 등의 효과에 의하여 광이 소멸되는 광학적근사(optical proximity) 효과가 크게 영향을 미치는 부위이다. 즉, 노광되지 않은 부위는 포토레지스트패턴 정의시 설계된 포토레지스트패턴의 면적에 더해져 결국 피식각층의 식각범위를 작게하여, 설게시보다 소정 부위 만큼 크기가 증가한 패턴을 최종적으로 형성하게 된다.
또한, 노광시 패턴의 모서리 부분은 광의 보강간섭 등의 효과에 의하여 광이 증폭되는 광학적근사(optical proximity) 효과가 크게 영향을 미치는 부위이다. 즉, 노광되지 않은 부위는 포토레지스트패턴 정의시 설계된 포토레지스트패턴의 면적에 감해져 결국 피식각층의 식각범위를 크게하여, 설게시보다 소정 부위 만큼 크기가 감소한 패턴을 최종적으로 형성하게 된다.
상기 예들은 감광되는 포토레지스트의 네가티브 또는 포지티브 성질에 따라 정반대의 효과를 갖는다.
예를 들면, 반도체장치의 모스 트랜지스터 설계시, 활성영역과 게이트를 포토리쏘그래피(photolithography)에 의하여 형성하면 설계시의 레이아웃과 다른 레이아웃결과를 초래한다. 즉, 활성영역 의 소정부위에서 돌출되어 나온 게이트의 모서리 부위가 라운딩 효과에 의하여 설계시보다 작게 구현되어 소자 특성을 열화시키는 원인이 된다.
종래 기술에서는 이와 같은 현상을 개선하고자 게이트의 길이를 구현하고자 하는 게이트의 길이보다 길게 형성하여 레이아웃을 설계하므로, 결국 각종 소자들이 형성되는 칩의 싸이즈를 증가시키는 요인이 될 뿐만 아니라 소자의 전기적 특성도 열화시키게 된다.
도 1은 제 1 패턴의 최초 설계 레이아웃이고, 도 2a는 종래 기술에 따라 제 1 패턴을 구현하기 위한 레이아웃이며, 도 2b는 종래 기술에 따라 구현된 제 1 패턴의 실제 레이아웃이다.
도 1을 참조하면, 반도체 기판인 실리콘 기판 상에 사각형 형태의 활성영역(10)이 정의되고, 이러한 활성영역(10)을 가로지르며 양 모서리가 활성영역(10)으로 'd1'만큼 돌출되고 그 폭이 'L1'인 게이트(11)가 정의되어 있다. 활성영역의 소정 부위에는 각각 소스/드레인 콘택(12)이 정의되어 있다.
도 2a를 참조하면, 도 1의 게이트를 정확하게 정의하기 위하여 광학적근사 효과를 고려한 제 1 패턴의 레이아웃이 도시되어 있다.
반도체 기판인 실리콘 기판 상에 사각형 형태의 활성영역(20)이 정의되고, 이러한 활성영역(20)을 가로지르며 양 모서리가 활성영역(20)으로 'd1+d2'만큼 돌출되고 그 폭이 'L1'인 게이트(21)가 정의되어 있다. 활성영역(20)의 소정 부위에는 각각 소스/드레인 콘택(22)이 정의되어 있다.
즉, 종래 기술에서는 설계시 레이아웃을 그대로 구현하기 위하여 게이트(21)의 활성영역(20)으로 부터의 돌출길이를 'd2'만 큼 길게 정의한다.
따라서, 종래 기술에서는 라운딩효과를 고려하여도 필연적으로 게이트(21)의 길이가 길게 형성되어 전체적으로 칩 싸이즈를 증가시키는 요인이 된다.
도 2b를 참조하면, 도 2a의 레이아웃대로 실제 패턴을 형성한 경우의 레이아웃이 도시되어 있다.
반도체 기판인 실리콘 기판 상에 사각형 형태의 활성영역(200)이 형성되고, 이러한 활성영역(200)을 가로지르며 양 모서리가 활성영역(200)으로 'd1+d2'만큼 돌출되고 그 폭이 'L1'인 게이트(210)가 정의되어 있다. 활성영역(200)의 소정 부위에는 각각 소스/드레인 콘택(220)이 정의되어 있다.
즉, 종래 기술에서는 설계시 레이아웃을 그대로 구현하기 위하여 게이트(210)의 활성영역(200)으로 부터의 돌출길이를 'd2'만 큼 길게 형성되고 끝단이 둥근 형태를 갖도록 형성된다.
도 4는 제 2 패턴의 최초 설계 레이아웃이고, 도 5a는 종래 기술에 따라 제 2 패턴을 구현하기 위한 레이아웃이며, 도 5b는 종래 기술에 따라 구현된 제 2 패턴의 실제 레이아웃이다.
도 4를 참조하면, 사각형 형태에서 일면이 내측으로 만입된 형태의 U자형 활성영역(40)이 반도체기판(도시안함)상에 정의되어 있다.
이와 같은 레이아웃대로 소자격리공정(isolation)을 실제로 진행하면 만입된 부위가 최초 설계시와는 다르게 넓게 형성된다.
도 5a를 참조하면, 사각형 형태에서 일면이 내측으로 만입된 형태의 U자형 활성영역(50)이 반도체기판(도시안함)상에 정의되도록 한 레이아웃이 도시되어 있다. 도면 부호 '51'은 콘택을 나타낸 것이다.
도 5b를 참조하면, 도 5a에서와 같은 레이아웃대로 반도체기판에 필드산화막 형성공정 등으로 소자격리공정(isolation)을 진행한 결과가 도시되어 있다.
활성영역(500)의 만입된 부위의 내측 모서리 부위가 설계시보다 크게 형성되어 있다. 즉, 활성영역(500)을 정의하기 위하여 U자형 패턴의 내측은 타부위보다 두껍게 형성된다.
그러나, 상술한 바와 같이 종래 기술에 따라 형성되는 패턴들은 기판의 필요이상 면적을 차지하게 되어 칩의 싸이즈를 증가시키고 소자의 전기적 특서을 열화시키는 문제점이 있다.
본 발명의 목적은 피식각층을 패터닝하여 소정의 패턴을 형성할 경우 식각마스크로 사용되는 포토레지스트패턴의 광학적근사효과를 고려하여 포토레지스트패턴을 형성하도록 별도의 추가공정없이 설계 레이아웃을 단순 변경하므로서 소자의 면적을 그대로 유지하며 신뢰성 있는 소자를 구현할 수 있는 반도체장치의 패턴 레이아웃 설계방법을 제공하는데 있다.
이를 위하여 본 발명의 제 1 실시예에 따른 반도체장치의 패턴 정의방법은 반도체장치의 제 1 패턴을 정의하기 위한 레이아웃에 있어서, 반도체기판의 소정부위상에 정의된 제 1 영역과, 상기 활성영역내에서 상기 활성영역을 제 2 영역과 제 3 영역으로 구분하는 제 1 패턴과, 광학적접근보정효과를 고려하여 상기 제 1 패턴으로부터 연장되어 상기 활성영역 밖으로 소정 길이만큼 돌출되고 상기 제 1 패턴의 폭보다 길게 형성된 제 2 패턴으로 이루어지도록 상기 레이아웃을 형성하는 것을 포함하여 이루어진다.
또한, 본 발명의 제 2 실시예에 따른 반도체장치의 패턴 정의방법은 반도체장치의 소정 영역을 정의하기 위한 반도체장치의 레이아웃에 있어서, 반도체기판의 소정부위에 U자형 제 1 만입 부위를 가지며 형성된 활성영역중 상기 U자형 제 1 만입부위의 내측 모서리 부위에서 상기 활성영역으로 광학적접근보정효과를 고려하여 다시 만입된 제 2 만입부위를 갖도록 상기 활성영역을 정의하는 것을 포함하여 이루어진다.
도 1은 제 1 패턴의 최초 설계 레이아웃
도 2a는 종래 기술에 따라 제 1 패턴을 구현하기 위한 레이아웃
도 2b는 종래 기술에 따라 구현된 제 1 패턴의 실제 레이아웃
도 3a는 본 발명에 따라 제 1 패턴을 구현하기 위한 레이아웃
도 3b는 본 발명에 따라 구현된 제 1 패턴의 실제 레이아웃
도 4는 제 2 패턴의 최초 설계 레이아웃
도 5a는 종래 기술에 따라 제 2 패턴을 구현하기 위한 레이아웃
도 5b는 종래 기술에 따라 구현된 제 2 패턴의 실제 레이아웃
도 6a는 본 발명에 따라 제 2 패턴을 구현하기 위한 레이아웃
도 6b는 본 발명에 따라 구현된 제 2 패턴의 실제 레이아웃
본 발명은 원하고자 하는 패턴을 정확히 구현하기 위하여 소자의 레이아웃을 단순변경 설계하므로서 기술적으로 간단하고 동시에 전체적인 소자면적을 감소시킬 수 있어 반도체장치제조 수율을 증가시킨다.
본 발명에서는 게이트 양단의 길이를 길이방향으로 늘이지 않고 게이트 폭 방향으로 늘이는 방법으로 레이아웃을 정의하여 게이트 양단이 둥근형태를 갖는 것을 방지하고, 소자의 전기적 특성과 소자의 크기를 최초 설계시 디멘션을 그대로 유지하도록 하여 소자의 집적도를 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 제 1 패턴의 최초 설계 레이아웃이고, 도 3a는 본 발명에 따라 제 1 패턴을구현하기 위한 레이아웃이며, 도 3b는 본 발명에 따라 구현된 제 1 패턴의 실제 레이아웃이다.
도 1을 참조하면, 반도체 기판인 실리콘 기판 상에 사각형 형태의 활성영역(10)이 정의되고, 이러한 활성영역(10)을 가로지르며 양 모서리가 활성영역(10)으로 'd1'만큼 돌출되고 그 폭이 'L1'인 게이트(11)가 정의되어 있다. 활성영역의 소정 부위에는 각각 소스/드레인 콘택(12)이 정의되어 있다.
도 3a를 참조하면, 도 1의 게이트를 정확하게 정의하기 위하여 광학적근사 효과를 고려한 제 1 패턴의 레이아웃이 도시되어 있다.
반도체 기판인 실리콘 기판 상에 사각형 형태의 활성영역(30)이 정의되고, 이러한 활성영역(30)을 가로지르며 양 모서리가 활성영역(30)으로 'd1'만큼 돌출되고 그 폭이 'L1'인 게이트(31)가 정의되어 있다. 이때, 게이트(31)의 돌출 부위는 게이트 길이방향으로는 최초 설계시와 같으나, 게이트 폭방향으로 '2*L2'만큼 길게 정의되어 있다. 이와 같은 게이트 양단의 형태는 둥근형태를 갖는 것을 방지하고, 소자의 전기적 특성과 소자의 크기를 최초 설계시 디멘션을 그대로 유지하도록 하여 소자의 집적도를 향상시킬 수 있다.
활성영역(30)의 소정 부위에는 각각 소스/드레인 콘택(32)이 정의되어 있다.
도 3b를 참조하면, 본 발명의 제 1 실시예에 따라 도 3a의 레이아웃대로 실제 패턴을 형성한 경우의 레이아웃이 도시되어 있다.
반도체 기판인 실리콘 기판 상에 사각형 형태의 활성영역(300)이 형성되고, 이러한 활성영역(300)을 가로지르며 양 모서리가 활성영역(300)으로 'd1'만큼 돌출되고 그폭이 약 'L1'인 게이트(310)가 정의되어 있다. 활성영역(300)의 소정 부위에는 각각 소스/드레인 콘택(320)이 정의되어 있다.
즉, 본 발명의 제 1 실시예에서는 최초 설계시 레이아웃을 그대로 구현하기 위하여 게이트(310)의 활성영역(300)으로부터의 돌출길이를 게이트 폭방향, 즉, 수평방향으로 '2*L2' 만큼 길게 형성되고 끝단이 최초 설계시와 거의 동일한 형태를 갖도록 형성된다.
따라서, 본 발명의 제 1 실시예에 따라 형성된 제 1 패턴은 양 끝단의 라운딩 효과가 방지되어 전기적 특성을 설계시 그대로 유지하며, 칩 크기를 축소시킬 수 있다.
도 4는 제 2 패턴의 최초 설계 레이아웃이고, 도 6a는 본 발명에 따라 제 2 패턴을 구현하기 위한 레이아웃이며, 도 6b는 본 발명에 따라 구현된 제 2 패턴의 실제 레이아웃이다.
도 4를 참조하면, 사각형 형태에서 일면이 내측으로 만입된 형태의 U자형 활성영역(40)이 반도체기판(도시안함)상에 정의되어 있다.
이와 같은 레이아웃대로 소자격리공정(isolation)을 실제로 진행하면 만입된 부위가 최초 설계시와는 다르게 넓게 형성된다.
도 6a를 참조하면, 사각형 형태에서 일면이 내측으로 만입된 형태의 U자형 활성영역(60)이 반도체기판(도시안함)상에 정의되도록 한 레이아웃이 도시되어 있다. 도면 부호 '61'은 콘택을 나타낸 것이다. 이때, 본 발명의 제 2 실시예에 따른 레이아웃은 만입된 부위의 내측 모서리가 다시 소정 부위만큼(I1) 다시 내측으로 만입되어 있다.
도 6b를 참조하면, 도 6a에서와 같은 레이아웃대로 반도체기판에 필드산화막 형성공정 등으로 소자격리공정(isolation)을 진행한 결과가 도시되어 있다.
활성영역(600)의 만입된 부위의 내측 모서리 부위가 설계시와 동일하게 형성되어 있다. 즉, 활성영역(600)을 정의하기 위하여 U자형 패턴의 내측은 타부위보다 두껍게 형성되지만 도 6a에서와 같이 레이아웃이 다시 내측으로 만입되어 있으므로 최종 형성된 활성영역(600)의 레이아웃은 도 4의 레이아웃과 동일한 형태를 갖는다.
본 발명에서는 게이트 양단의 길이를 길이방향으로 늘이지 않고 게이트 폭 방향으로 늘이는 방법으로 레이아웃을 정의하여 게이트 양단이 둥근형태를 갖는 것을 방지하고, 설계한 대로 패턴을 정확하게 구현하기 위하여 소자의 레이아웃을 광학적근사효과를 고려하여 단순변경 설계하므로서 기술적으로 간단하고 동시에 전체적인 소자면적을 감소시킬 수 있어 반도체장치의 수율을 증가시킬 수 있다.
또한, 본 발명은 소자의 전기적 특성과 소자의 크기를 최초 설계시 디멘션을 그대로 유지하도록 하여 소자의 집적도를 향상시키는 장점이 있다.
Claims (4)
- 반도체장치의 제 1 패턴을 정의하기 위한 레이아웃에 있어서,반도체기판의 소정부위상에 정의된 제 1 영역과,상기 활성영역내에서 상기 활성영역을 제 2 영역과 제 3 영역으로 구분하는 제 1 패턴과,광학적접근보정효과를 고려하여 상기 제 1 패턴으로부터 연장되어 상기 활성영역 밖으로 소정 길이만큼 돌출되고 상기 제 1 패턴의 폭보다 길게 형성된 제 2 패턴으로 이루어지도록 상기 레이아웃을 형성하는 반도체장치의 패턴 정의방법.
- 청구항 1 에 있어서,상기 제 1 패턴과 제 2 패턴은 트랜지스터의 게이트를 정의하는 것이 특징인 반도체장치의 패턴 정의방법.
- 반도체장치의 소정 영역을 정의하기 위한 반도체장치의 레이아웃에 있어서,반도체기판의 소정부위에 U자형 제 1 만입 부위를 가지며 형성된 활성영역중 상기 U자형 제 1 만입부위의 내측 모서리 부위에서 상기 활성영역으로 광학적접근보정효과를 고려하여 다시 만입된 제 2 만입부위를 갖도록 상기 활성영역을 정의하는 반도체장치의 패턴 정의방법.
- 청구항 3 에 있어서,상기 활성영역은 일반적인 필드산화공정으로 형성하는 것이 특징인 반도체장치의 패턴 정의방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454131B1 (ko) * | 2002-06-05 | 2004-10-26 | 삼성전자주식회사 | 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법 |
-
2000
- 2000-08-18 KR KR1020000047965A patent/KR20020014598A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454131B1 (ko) * | 2002-06-05 | 2004-10-26 | 삼성전자주식회사 | 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법 |
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