KR100620190B1 - 게이트 라인의 스케일링 방법 - Google Patents

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Abstract

본 발명은 게이트 라인의 스케일링 방법에 관한 것으로, 특히 디자인이 완료된 반도체 소자를 일정 크기로 스케일 다운시키는 단계와, 스케일 다운된 반도체 소자의 활성 영역을 확장시키는 단계와, 확장된 활성 영역과 오버랩되는 스케일 다운된 반도체 소자의 게이트 라인을 바이어스하여 원래 게이트 라인 폭으로 확장시키는 단계와, 확장된 활성 영역을 제외하고 스케일 다운된 반도체 소자의 활성 영역과 그 바깥쪽 비활성 영역에 서로 다른 폭을 갖는 게이트 라인을 배치하는 단계를 포함한다. 그러므로 본 발명은 고집적화 반도체 소자를 축소시킬 때 축소된 활성 영역을 임의의 크기만큼 확장시켜 확장된 활성 영역과 오버랩되는 게이트 라인의 폭을 원본 폭만큼 바이어스함으로써 활성 영역과 비활성 영역의 경계 부분에서 게이트 라인 패턴 프로파일을 안정되게 구현할 수 있다.
게이트 라인, 스케일 다운, 활성 영역, 바이어스

Description

게이트 라인의 스케일링 방법{METHOD FOR SCALING GATE LINE}
도 1a 및 도 1b는 종래 기술에 의한 게이트 라인 스케일링 방법을 나타낸 도면,
도 2는 도 1b의 스케일링된 게이트 라인 패턴 이미지를 나타낸 도면,
도 3a 내지 도 3c는 본 발명에 따른 게이트 라인 스케일링 방법을 나타낸 도면,
도 4는 본 발명에 따라 스케일링된 게이트 라인 패턴 이미지를 나타낸 도면.
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 게이트 라인의 스케일링 방법에 관한 것이다.
포토리소그래피용 마스크는 실리콘 웨이퍼상으로 집적되는 회로 구성요소에 대응하는 기하학적인 형태의 패턴을 포함한다. 이러한 마스크를 만드는데 사용되는 패턴들은 CAD(computer-aided design) 프로그램을 활용하여 생성된다. 대부분 CAD 프로그램은 기능적인 마스크를 만들기 위하여 한 세트의 소정의 디자인 룰(design rule)을 따른다. 예를 들어, 디자인 룰은 게이트, 캐패시터 등과 같은 회로 소자 들간 또는 배선 라인들간의 공간 허용치를 규정하여, 회로 소자 또는 라인들이 바람직하지 않은 방식으로 서로 작용하지 않도록 한다.
그런데, 포토리소그래피 공정시 마스크의 패턴이 웨이퍼 상에 그대로 충실하게 재현되어야 하는데, 집적 회로의 크기가 감소됨에 따라 패턴 밀도가 커지는 반면에 패턴의 임계 크기(CD : Critical Dimension)가 노광 장치의 해상도 한계에 접근하여 패턴의 충실도가 낮아지게 된다.
한편, 반도체 제조 공정에서 반도체 소자 칩의 크기를 줄이기 위하여 100% 원본 데이터베이스(database)의 패턴을 일정한 크기로 스케일 다운(scale down)시키는 경우가 있다. 보통 100%에서 90%정도로 스케일 다운시켜 칩의 크기를 줄이기 때문에 패턴의 충실도를 높일 수 있다.
하지만 반도체 소자의 패턴을 일정 크기로 스케일 다운시키게 되면, 반도체 소자의 전기적 특성이 변화하게 된다. 예를 들어, 트랜지스터의 게이트 길이 또는 폭이 감소되면 트랜지스터의 동작 속도가 영향을 받는다. 그러므로 반도체 소자의 동작에 영향을 미치지 않도록 스케일 다운된 패턴의 일정 부분에 대해서는 바이어스(bias)를 수행하게 된다.
도 1a 및 도 1b는 종래 기술에 의한 게이트 라인 스케일링 방법을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판의 활성 영역(10) 상부에 배치된 게이트 라인(12)을 100%를 90%로 스케일 다운시킨다. 이때 도면 부호 a는 90% 스케일 다운된 게이트 라인(12)의 폭을 나타내며 14는 게이트 라인(12)을 서로 연결시 키는 라인이 된다.
그러면 도 1b에 도시된 바와 같이, 90%로 스케일 다운된 게이트 라인(12')이 90% 스케일 다운된 활성 영역(10a) 상부에 배치되게 된다.
그리고 패턴 충실도를 높이기 위하여 활성 영역(10a)과 오버랩(overlap)되는 게이트 라인 부분(12b)을 바이어스하여 100% 상태로 되돌린다.
그러면 90% 스케일 다운된 활성 영역(10a)과 그 바깥쪽 비활성 영역에는 서로 다른 폭을 갖는 게이트 라인(12')이 형성된다. 즉, 90% 스케일 다운된 활성 영역(10a) 부분에 오버랩되는 게이트 라인(12b)은 100% 원본과 동일한 폭(b)을 갖는 반면에 90% 스케일 다운된 활성 영역(10a) 바깥쪽인 비활성 영역에 오버랩되는 게이트 라인(12a)은 90% 스케일 다운된 폭(a)을 갖는다.
그러므로 90% 스케일 다운된 활성 영역(10a)과 오버랩되는 게이트 라인(12')의 폭이 100% 원본 데이터베이스의 게이트 라인과 동일한 폭(b)을 갖기 때문에 축소된 반도체 소자에서 채널 크기가 100% 확보되어 트랜지스터의 구동 전류를 충분히 얻을 수 있다.
그러나, 이와 같이 패턴 충실도 향상을 위해 패턴 스케일링 프로세서나 광근접 보상(OPC : Optical Proximity Correction) 등의 과정을 거치게 되면 90% 스케일 다운된 활성 영역(10a)과 비활성 영역의 경계 부위에 임계 크기가 다른 게이트 라인(12a, 12b) 사이에서 패턴의 충실도가 떨어지게 된다.
그러므로 활성 영역(10a)과 그 경계 부분에서의 초점 심도(DOF : Depth Of Focus) 마아진이 적게 되어 도 2와 같이 90% 로 스케일링된 게이트 라인의 패턴을 노광하였을 때 패턴 이미지가 원하는 패턴 프로파일이 아닌 중간에 끊어지는 형상을 갖게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 원본 게이트 라인을 스케일 다운시킬 때 축소된 활성 영역을 임의의 크기만큼 확장시켜 확장된 활성 영역과 오버랩되는 게이트 라인의 폭을 원본 폭만큼 바이어스함으로써 활성 영역과 비활성 영역의 경계 부분에서 게이트 라인 패턴 프로파일을 안정되게 구현할 수 있는 게이트 라인의 스케일링 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 스케일링 방법에 있어서, 디자인이 완료된 반도체 소자를 일정 크기로 스케일 다운시키는 단계와, 스케일 다운된 반도체 소자의 활성 영역을 확장시키는 단계와, 확장된 활성 영역과 오버랩되는 스케일 다운된 반도체 소자의 게이트 라인을 바이어스하여 원래 게이트 라인 폭으로 확장시키는 단계와, 확장된 활성 영역을 제외하고 스케일 다운된 반도체 소자의 활성 영역과 그 바깥쪽 비활성 영역에 서로 다른 폭을 갖는 게이트 라인을 배치하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3c는 본 발명에 따른 게이트 라인 스케일링 방법을 나타낸 도면이다. 이들 도면을 참조하면, 본 발명에 따른 게이트 라인 스케일링 방법은 다 음과 같다.
우선 도 3a에 도시된 바와 같이, 디자인이 완료된 100% 원본 데이터베이스의 반도체 소자를 일정 크기로 스케일 다운시킨다. 예를 들어 반도체 기판의 활성 영역(100)과 게이트 라인(102)을 90% 로 스케일 다운시킨다.
그러면 90%로 스케일 다운된 게이트 라인(102)이 90% 스케일 다운된 활성 영역(100) 상부에 배치되게 된다. 여기서 102a는 90%로 스케일 다운된 반도체 기판의 활성 영역(100)의 바깥쪽에 있는 게이트 라인 영역이며 102b는 90% 스케일 다운된 반도체 기판의 활성 영역(100)과 오버랩되는 게이트 라인 영역이다. 그리고 미설명된 도면 부호 104는 90% 스케일 다운된 게이트 라인(102)을 서로 연결시키는 라인이 된다.
도 3b에 도시된 바와 같이, 90% 스케일 다운된 게이트 라인(102)은 그대로 두고 90% 스케일 다운된 활성 영역(100)을 일정 크기(c)로 확장(100a)시킨다. 이때 일정 크기(c)만큼 확장된 활성 영역(100a)은 90% 스케일 다운된 게이트 라인(102)의 끝단을 벗어나지 않도록 하는데, 바람직하게는 90% 스케일 다운된 게이트 라인(102) 끝단에 일정 간격을 두는 범위까지 확장시킨다.
이에 따라 90% 스케일 다운된 게이트 라인(102)은 확장된 활성 영역(100a)에 의해 게이트 라인과 오버랩되는 부분이 커지게 된다.
여기서, 일정 크기(c)만큼 확장된 활성 영역(100a)과 오버랩되는 게이트 라인 부분은 102c로 표시되고, 확장된 활성 영역(100a) 바깥쪽 비활성 영역과 오버랩되는 게이트 라인 부분은 102a로 표시된다.
그 다음 도 3c에 도시된 바와 같이, 확장된 활성 영역에 오버랩되는 게이트 라인 부분(102d)만을 바이어스하여 100% 원본 데이터베이스의 게이트 라인 폭인 임계 치수(CD)로 되돌린다. 이로 인해 확장된 활성 영역의 바깥쪽 부분과 오버랩되는 게이트 라인 부분(102a)은 90% 스케일 다운된 폭을 가지만, 확장된 활성 영역과 오버랩되는 게이트 라인 부분(102d)은 100%의 폭(임계 치수)을 갖도록 확장된다.
그런 다음 일정 크기만큼 확장된 활성 영역을 없애고 90% 스케일 다운된 활성 영역(100)만 남긴다.
그러면 본 발명에 따라 스케일링된 게이트 라인(102)은 90% 스케일 다운된 활성 영역(100)의 바깥쪽인 비활성 영역에 90% 스케일 다운된 폭(a)을 갖는 게이트 라인(102a) 부분을 포함하며 90% 스케일 다운된 활성 영역(100)과 비활성 영역 일부 그리고 이들 영역의 경계 부분에 100% 원본 데이터베이스와 동일한 폭(b)을 갖는 게이트 라인(102d) 부분을 포함한다.
그러므로 본 발명의 게이트 라인 스케일링 방법은 축소된 활성 영역과 그 경계 부분에 오버랩되는 게이트 라인의 폭을 100% 원본 라인의 폭만큼 바이어스함으로써 활성 영역과 비활성 영역의 경계 부분에서 게이트 라인 패턴 프로파일을 안정되게 구현할 수 있다.
도 4는 본 발명에 따라 스케일링된 게이트 라인 패턴 이미지를 나타낸 도면이다.
본 발명에 따라 스케일링된 게이트 라인은 90% 스케일 다운된 활성 영역과 비활성 영역의 경계 부위에 100%로 바이어스된 라인 폭(CD)을 가지며 그 외 비활성 영역 부분에서는 90%로 스케일 다운된 라인 폭을 갖기 때문에 활성 영역과 비활성 영역의 경계 부분에서 게이트 라인의 초점 심도(DOF) 마아진이 향상된다.
도 4에 도시된 바와 같이, 본 발명에 따라 스케일링된 게이트 라인 패턴을 노광하면 패턴 이미지가 축소된 활성 영역과 그 경계 부분에서 끊어지지 않고 원하는 게이트 라인 패턴 프로파일로 형성된다.
이상 설명한 바와 같이, 본 발명은 본 발명의 게이트 라인 스케일링 방법은 고집적 반도체 소자를 축소시킬 때 축소된 활성 영역과 그 경계 부분에 오버랩되는 게이트 라인의 폭을 100% 원본 라인의 폭만큼 바이어스함으로써 활성 영역과 비활성 영역의 경계 부분에서 게이트 라인 패턴 프로파일을 안정되게 구현할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (3)

  1. 반도체 소자의 스케일링 방법에 있어서,
    디자인이 완료된 반도체 소자를 일정 크기로 스케일 다운시키는 단계와,
    스케일 다운된 반도체 소자의 활성 영역을 확장시키는 단계와,
    상기 확장된 활성 영역과 오버랩되는 상기 스케일 다운된 반도체 소자의 게이트 라인을 바이어스하여 원래 게이트 라인 폭으로 확장시키는 단계와,
    상기 확장된 활성 영역을 제외하고 상기 스케일 다운된 반도체 소자의 활성 영역과 그 바깥쪽 비활성 영역에 서로 다른 폭을 갖는 게이트 라인을 배치하는 단계
    를 포함하는 게이트 라인의 스케일링 방법.
  2. 제 1항에 있어서, 상기 반도체 소자를 일정 크기로 스케일 다운시키는 것은 90%로 스케일 다운시키는 것을 특징으로 하는 게이트 라인의 스케일링 방법.
  3. 제 1항에 있어서, 상기 활성 영역을 확장시키는 것은 상기 스케일 다운된 게이트 라인 끝단에 일정 간격을 두는 범위까지 확장되는 것을 특징으로 하는 게이트 라인의 스케일링 방법.
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