JP2011222835A - 集積回路の製造、設計方法、およびプログラム - Google Patents

Abstract

【課題】消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させる。
【解決手段】本製造方法では、対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値により閾値を算出し、算出された閾値と目標閾値との差を算出し、トランジスタの閾値とゲート長との関数関係にしたがって、閾値と目標閾値との差に対応するゲート長の変更量を算出し、対象経路上のトランジスタのゲート長を変更量だけ縮小し、ゲート長が縮小されたトランジスタを含む回路の設計情報から回路が製造される。
【選択図】図８

Description

本発明は、集積回路の製造技術に関する。

一般的な集積回路の設計では、例えば、回路に対する時間的分析を行い、次に、「クリティカル・パス(critical path) 」すなわち「速度パス(speed path)」を識別する。そして、このクリティカル・パス上の素子または要素について分析を行う。そして、回路全体として所望の動作速度が得られるように、他のセルへの置き換えや、あるいはトランジスタを閾値の異なる他のトランジスタ種別に変更することなどにより、スピード、消費電力、チップサイズ等の最適化を図ることなどが実施される。

また、製造開始後においても、高速性能を追求するようなハイパフォーマンス製品では、プロセスレシピを変更することによって、チップ全体についてゲート長を一律に細らせたり、あるいはチャンネル不純物濃度を下げることで閾値を下げてチップの動作速度を高める施策が行われている。

しかし、このようにゲート長を一律に細らせたり、チャンネル不純物濃度を下げることで閾値を下げることは、オフリーク電流の増加とトレードオフである。このため、闇雲にこのようなプロセス変更を行うことはできず、性能向上は限定的であった。それでもこれらの施策が行われる背景には、スピードと消費電力がトレードオフの関係にある中で、高速動作するチップを少しでも多く製造したいという要望がある。

特開２００９−８６７００号公報 特開平１０−２５６３８７号公報 特開平５−３２６７０５号公報 特開２００９−２６８２９号公報 特開２００８−２５０９８１号公報

開示の技術の一側面は、消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させる集積回路の製造技術を提供することを目的する。

上記課題を解決するため、開示の技術の一側面は、集積回路の製造方法として例示できる。本製造方法では、回路に含まれる回路素子の信号伝搬特性と回路素子間を接続する伝送路の信号伝搬特性とにしたがって、回路内の経路の信号伝搬時間を算出する伝搬時間算出ステップと、信号伝搬時間が所定の基準を満たさない、あるいは基準内ではあるが時間的な余裕が小さい経路を対象経路として選択する選択ステップとが実行される。さらに、対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、経験値または実験値に基づいて決定された、パラメータとトランジスタの閾値との関数関係にしたがって、抽出されたパラメータの値により閾値を算出するステップとが実行される。そして、算出された閾値と目標閾値との差を算出するステップと、経験値または実験値に基づいて決定された、トランジスタの閾値とゲート長との関数関係にしたがって、閾値と目標閾値との差に対応するゲート長の変更量を算出する
ステップが実行される。さらに、対象経路上のトランジスタのゲート長を変更量だけ縮小する寸法変更ステップと、ゲート長が変更されたトランジスタを含む回路の設計情報から、回路を製造するステップと、が実行される。

本製造技術によれば、消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させた集積回路を製造できる。

トランジスタの周辺レイアウトとトランジスタの特性の関係を例示する図である。 トランジスタの閾値とオン電流の関係を例示する図である。 ゲート長と閾値との関係を例示する図である。 閾値に対するオフリーク電流の関係を模式的に例示する図である。 実施例１に係る集積回路製造方法の工程を例示する図である。 集積回路の設計工程で使用される設計支援装置のハードウェア構成を例示する図である。 論理設計後のデータの例を示す図である。 集積回路の論理設計およびレイアウト設計後の設計検証時および特性調整時の処理のフローチャートの例である。 部分回路に対する時間分析処理の例を示す図である。 クリティカル・パスを抽出する処理の詳細を例示する図である。 トランジスタのセルのレイアウトパターンとともに、周辺レイアウト情報を例示する図である。 トランジスタの周辺レイアウト情報の抽出処理を例示する図である。 ゲートエッジからの活性領域幅算出処理の詳細を例示する図である。 活性領域に段差があるトランジスタと周辺レイアウト情報を例示する図である。 モデル式から得られる予測閾値と、目標閾値との関係を例示する図である。 トランジスタの閾値特性を例示する図である。 トランジスタのオン電流の測定値を例示する図である。 現実のシリコン上の閾値を回路シミュレーション上の閾値に近づける場合の応用例を示す図である。 複数段階で閾値を調整したセルライブラリを例示する図である。 閾値調整量に応じて複数のセルライブラリを生成し、設計ツールに提供する処理を例示する図である。 非対象部分回路を除外する処理を含む処理のフローチャートを例示する図である。 チップ内の複数のトランジスタについて、それぞれ閾値を深くする処理を含む処理のフローチャートを例示する図である。

以下、図面を参照して、一実施形態に係る集積回路の製造方法について説明する。以下の実施形態の構成は例示であり、本製造方法は実施形態の手順、あるいは構成には限定されない。

＜トランジスタの特性と周辺レイアウト＞
図１は、トランジスタの周辺レイアウト情報のパラメータとトランジスタの特性の関係を例示する図である。ここで、トランジスタの周辺レイアウト情報のパラメータとしては
、例えば、活性領域幅、あるいは、ＳＤ（ソース・ドレイン）幅とも呼ばれるゲートからＳＤ領域の末端までの距離を用いることができる。図１は、トランジスタのオン電流および閾値がＳＤ幅に対してとる値をプロットしたものである。

図１で、左側の軸はトランジスタのオン電流であり、上側のグラフＧＲ１の値に対応する。オン電流とは、一般にトランジスタがオン状態のときにソース・ドレイン間に流れる電流ということができる。また、図１で、右側の軸はトランジスタの閾値であり、下側のグラフＧＲ２の値に対応する。閾値とは、一般的にはトランジスタがオフ状態（ソース・ドレイン間に電流が流れない状態）からオン状態（ソース・ドレイン間に電流が流れる状態）に変わるときのゲート電圧ということができる。図１のように、ＳＤ幅が狭くなるにしたがい閾値が深くなる。閾値が深いとは、図１では、正の大きな値となることをいう。一方、閾値の増大に対応してオン電流が小さくなる。

図２に、トランジスタの閾値とオン電流の関係を例示する。一般に、図２に示すように閾値とオン電流とは負の相関を持ち、閾値が深く大きくなるとオン電流が小さくなる。

図３にゲート長と閾値との関係を例示する。図３に示すようにゲート長を短くすると閾値が浅く、すなわち、閾値が小さくなりオン電流が増加するショートチャンネル効果一般的に良く知られている。本製造方法は、図１−図３の傾向に着目し、閾値が深くなってオン電流が小さくなっているトランジスタを対象にそのトランジスタのゲート長を細らせる。本製造方法は、この工程を採用することで、オフリーク電流をあまり増加させずにオン電流を増加させ、回路の動作速度を高めることを可能にする。

図４は、閾値に対するオフリーク電流の関係を模式的に例示する図である。図４から明らかなように閾値が小さくなるにしたがい、指数関数的にオフリーク電流が増加する。図４のオフリーク電流の傾向は、トランジスタがオフ状態で、ソース・ドレイン間に電源電圧が印加されている場合は、ソース端のポテンシャルバリアに対してリーク電流が指数関数的に流れるために生じる。したがって、閾値が比較的高いトランジスタのゲート長を細らせてもオフリーク電流はそれほど増加しないといえる。本製造方法は、このオフリーク電流特性に着目した。なお、閾値が深い、閾値電圧が高いトランジスタとは、設計上想定する標準トランジスタの閾値よりも閾値が深い、あるいは閾値電圧が高いと言い換えてもよい。

ちなみに、標準トランジスタ、あるいは標準トランジスタの閾値よりもさらに閾値が低いトランジスタのゲート長を細らせた場合のオフリーク電流は、無視できないような大きな値となってしまう。このようなオフリーク電流特性が、ゲート長を一律に細らせた場合にオフリーク電流の増加のために効果が限定的となる原因である。

本製造方法では以下の工程をとる。
（１）「クリティカル・パス(critical path) 」すなわち「速度パス(speed path)」を識別する。
（２）識別したクリティカル・パス上の素子（回路素子ともいう）または要素についてレイアウト分析を行い、閾値が標準のトランジスタに比べて深い（大きい）トランジスタを抽出する。
（３）閾値が標準のトランジスタに比べて深い（大きい）トランジスタを対象にゲート長を細らせるようにレイアウトを変更する。
（４）変更したレイアウトにしたがって、集積回路を製造する。

以上の工程の結果、閾値が目標値、あるいは標準のトランジスタの閾値よりも深いトランジスタのゲート長だけを細らせ、閾値を低減する。したがって、オフリーク電流の増加
、すなわち消費電力の増加をできるだけ抑えながら、回路の動作速度を高めた集積回路を製造することができる。

図５から図１７を参照して、実施例１に係る集積回路の製造方法を説明する。図５に、実施例１に係る集積回路製造方法の工程を例示する。本製造方法は、集積回路の設計工程（Ｐ１）と、設計されたチップデータによるマスク製造工程と（Ｐ２）、製造されたマスクを用いたパターンニングを含む集積回路製造工程（Ｐ３）とを含む。このうち、集積回路の設計工程は、集積回路内の素子の接続関係を決定する工程、接続関係にしたがって、チップ内に素子をレイアウトする工程、レイアウト後の集積回路の設計データに対して、素子間の信号伝搬のタイミングを調整する工程、トランジスタのゲート長の調整による閾値（オン電流）調整工程、タイミング調整された設計データに対して、露光時の形状を含む設計パターンを出力する工程を含む。

また、マスク製造工程（Ｐ２）は、電子ビーム、レーザ等によるパターン描画、現像、エッチング等によって、マスク基板上に光が透過する透明領域と、光が透過しない遮蔽領域を形成し、露光用マスクを製造する工程である。透明領域または遮光領域は、集積回路の設計工程で出力された設計パターンをマスク基板（レチクル基板ともいう）に形成することで作成される。

さらに、集積回路製造工程（Ｐ３）は、半導体基板上の酸化膜形成、露光用マスクによるレジストパターンの形成、半導体基板への不純物注入、導電膜の成膜、レジストパターン形成後のエッチング等の工程を含む。このような工程によって、半導体基板にトランジスタが形成され、チャンネル不純物が注入され、集積回路の設計でレイアウトされた形状、すなわち、Ｐ１の工程で調整されたゲート長のゲートを含むトランジスタ、その他の素子が形成される。さらに、応力発生膜（ＤＳＬ膜等）形成、酸化膜等の絶縁膜形成、コンタクトホール形成、配線層の形成などにより、素子に接続される配線、素子と配線を接続するプラグなどが形成される。さらに、保護膜形成、ダイシング、ボンディング等の工程を経て、半導体装置が製造される。

＜設計支援装置の構成＞
図６に、集積回路の設計工程で使用される設計支援装置１０のハードウェア構成を例示する。設計支援装置１０は、ＣＰＵ１１、主記憶装置１２、外部記憶装置１３、表示装置１４、入力装置１５、ドライブ装置１６を有する。

ＣＰＵ１１は、主記憶装置１２に実行可能に展開されたコンピュータプログラムを実行し、設計支援装置１０の機能を提供する。ＣＰＵ１１は、１個に限定されず、複数のコアを含むものでもよい。

主記憶装置１２は、ＣＰＵ１１が実行するコンピュータプログラム、ＣＰＵ１１が処理するデータ等を記憶する。主記憶装置１２は、不揮発性のＲＯＭ（Read Only Memory）と、揮発性のＤＲＡＭ（Dynamic Random Access Memory）とを含むようにしてもよい。

外部記憶装置１３は、例えば、ハードディスクドライブに駆動されるハードディスク、フラッシュメモリなどによるソリッド・ステート・ドライブ（ＳＳＤ）等である。外部記憶装置１３には、主記憶装置１２に展開されるコンピュータプログラム、あるいは、ＣＰＵ１１が処理するデータ等が格納される。

表示装置１４は、例えば、液晶ディスプレイ、エレクトロルミネッセンスパネル等である。入力装置１５は、キーボード、マウス、タッチパネル、静電パッド等の入力装置であ
る。静電パッドは、平面パッドを指等でなぞるユーザ操作を検知し、ユーザ操作に応じてディスプレイ上のカーソルの位置と移動状態とを制御するために使用される装置である。例えば、平面パッド下の電極静電容量の変化によって、ユーザの指の動きが検知される。

ドライブ装置１６は、記憶媒体１７との間で、データの書き込み、データの読み出しの少なくとも一方を行う機能を提供する。ただし、ドライブ装置１６は、データの書き込みとデータの読み出しの両方を行うものでもよい。記憶媒体１７は、例えば、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、ブルーレイディスク、フラッシュメモリカード等である。

また、図６に図示されていないが、設計支援装置１０には、ネットワーク上の他のコンピュータと通信可能な通信部を接続することもできる。通信部は、ＮＩＣ(Network Interface Card)とも呼ばれる。通信部は、例えば、ＬＡＮ（Local Area Network）のインターフェースである。そして、設計支援装置１０は、通信部を介して、マスク製造装置が設置されたサイトのコンピュータと通信し、マスクの製造を支援する。また、設計支援装置１０は、通信部を介して、ウェーハプロセスに関与する半導体製造装置が設置されたサイトのコンピュータと通信し、半導体装置の製造を支援する。

なお、図６は、設計支援装置１０として、単独のコンピュータを例示する。しかし、設計支援装置１０は、複数のコンピュータが互いに連携し、処理を分担して実行する複数のコンピュータを含むシステムであってもよい。

＜設計データの説明＞
図７に、論理設計後のデータの例を示す。図３の論理設計後のデータは、パスＰＡと、パスＰＢという２つの経路を含む集積回路の部分を含む。

パスＰＡは、始点ＳからインバータＩＶ１、ＩＶ２、フリップフロップＦＦ１、インバータＩＶ３、ＩＶ４、ＩＶ５、アンドゲートＧＴ１を通り、終点ＡにてフリップフロップＦＦ２に入力する経路である。また、パスＰＢは、始点ＳからインバータＩＶ１、ＩＶ７、ＩＶ８、ＩＶ９を通り、終点ＢにてフリップフロップＦＦ２に入力する経路である。

このように設計データは、一般的には、トランジスタの種類およびトランジスタの有する端子を示すデータと、トランジスタの端子間の結線情報であるネットリストと、トランジスタの端子間の配線特性を示す情報によって記述される。すなわち、図７では、集積回路内の素子の種類、素子の端子、端子間の接続関係を定義した接続情報に加えて端子間の配線特性を含む集積回路の設計データが入力されるものとする。

例えば、集積回路の論理設計によって、素子間の接続情報であるネットリストが生成される。生成されたネットリストと、素子のセルライブライリのデータを基に、集積回路のレイアウトツールが集積回路のレイアウトデータを生成する。セルライブラリ中の素子は、例えば、論理ゲート回路に対応し、トランジスタを含む回路部品である。また、素子としては、抵抗、コンデンサなどを含む回路も例示できる。そして、レイアウトデータ上の配線パターンの情報をネットリストに組み込むことによって、配線特性、例えば、配線長、線幅、抵抗値、浮遊容量、浮遊インダクタンスを含むネットリストが生成される。

＜集積回路の設計工程＞
図８は、集積回路の論理設計およびレイアウト設計後の設計検証時および特性調整時の処理のフローチャートの例である。設計支援装置１０のＣＰＵ１１は、主記憶装置１２に展開されたコンピュータプログラムにより図８の処理を実行する。この処理では、設計支援装置１０には、図７で例示される、配線の属性を含む、集積回路の接続関係を記述した
設計データ、及びレイアウトデータが入力される。

設計支援装置１０は、まず、設計データを基に、最初に、部分回路に対する時間的分析を行う（Ｓ１）。ここでは、設計支援装置１０は、設計データ中で複数の経路が存在する部分回路を抽出する。そして、それぞれの部分回路内の複数の経路において信号伝搬時間の差違を算出する。

図９に、部分回路に対する時間分析処理の例を示す。この処理では、設計支援装置１０は、ネットリストの接続情報を基に、部分回路内の素子の接続順と配線属性（伝送路の信号伝搬特性に相当）を読み出す（Ｓ１１）。配線属性には、配線長、抵抗率等の材質、線幅等を含む。次に、設計支援装置１０は、素子名を基に、セルライブラリから、素子の遅延時間（信号伝搬特性に相当）を読み出す（Ｓ１２）。素子は、例えば、トランジスタ、抵抗、コンデンサ、論理ゲート、さらにはフリップフロップ等である。そして、設計支援装置１０は、配線長、材質、線幅から、配線の浮遊容量、浮遊インダクタンス、抵抗値等を決定する（Ｓ１３）。そして、設計支援装置１０は、部分回路内の２点間で、複数のパスが存在する場合に、パスごとの信号伝搬時間を求める（Ｓ１４）。

次に、設計支援装置１０は、クリティカル・パス（対象経路に相当）を抽出する（図８のＳ２）。図１０に、クリティカル・パスを抽出する処理の詳細を例示する。この処理では、設計支援装置１０は、部分回路内の２点間で、複数のパスが存在する場合に、パスごとの信号伝搬時間を求め、スラック値を算出する（Ｓ２１）。２点間の信号伝搬時間は、図９に示した手順で求めることができる。また、スラック値は、タイミングエラーが発生する基準値に対する余裕度ということができる。

図７の部分回路で、セットアップエラーが発生するセットアップのスラック値は、以下のように定義できる。例えば、フリップフロップＦＦ１からＦＦ２に至るパスのセットアップのスラック値は、クロックソースＳからフリップフロップＦＦ１を経由してフリップフロップＦＦ２の端子Ａへ至るパスＰＡの遅延時間ＤＡと、クロックソースＳから端子Ｂに至るパスＰＢの遅延時間ＤＢから
セットアップのスラック値＝min(ＤＢ-ＤＡ) ＋ Ｔ − Ｃ
により得られる。ここで Ｔはクロック周期、Ｃは定数である。ただし、パスＰＡ、ＰＢ
は例示あり、上記スラック値は、２点間の複数のパスそれぞれに計算される。以下の説明でも、典型例として、パスＰＡ、ＰＢを用いた説明がなされるが、スラック値は、２点間の複数のパスそれぞれに計算されるものとする。

例えば、セットアップのスラック値が負値であると、セットアップエラーが生じると判定することができる。また、セットアップのスラック値が非負値であると、セットアップエラーが生じないと判定される。すなわち、min(ＤＢ-ＤＡ)は負であるので、パス間の遅延時間時間の差が、クロック周期を超えないとき、セットアップ時間の違反が生じないと判定することができる。

また、ＳＴＡ（static timing analysis）では、スラック値は、パスＰＡの最大遅延時間Da_maxと、パスＰＢの最小遅延時間Db_minを用いて次式より得られる。

セットアップのスラック値＝Db_min − Da_max ＋ Ｔ − Ｃ；
さらに、フリップフロップＦＦ１からＦＦ２に至るパスのホールドのスラック値は、パスＰＡの最大遅延時間Da_minと、パスＰＢの最小遅延時間Db_maxを用いて次式より得られる。

ホールドのスラック値＝Db_max − Da_minT − C；
次に、設計支援装置１０は、スラック値が基準値未満か否かを判定する（Ｓ２２）。そして、スラック値が基準値未満の場合、設計支援装置１０は、当該２点間をクリティカル・パスとして記録する（Ｓ２３）。

そして、設計支援装置１０は、部分回路内のすべての２点間について、分析を終了したか否かを判定する（Ｓ２４）。そして、分析がなされていない２点が部分回路内に存在する場合、設計支援装置１０は、制御をＳ２１に戻す。以上のような手順によって、部分回路内で、対策を講じるべき、クリティカル・パスを検出できる。

なお、Ｓ２２の判定で、基準値を０とした場合に、セットアップエラー、あるいは、ホールドエラー等のタイミングエラーが発生すると想定されるクリティカル・パスが検出される。ただし、図１０の処理は、必ずしも、セットアップエラー、あるいは、ホールドエラーが発生すると想定されるクリティカル・パスの抽出に限定されるわけではない。すなわち、基準値を正の値とすることで、例えば、従来の基準では、セットアップエラー、あるいは、ホールドエラーが発生されないと判断される経路についても、スラック値が基準値に近い２点間の経路を抽出することができる。そして、抽出された経路をクリティカル・パスとして調整することで、２点間に、タイミングエラーに対するより大きな余裕を持たせることが可能となる。

次に、設計支援装置１０は、クリティカル・パス上の素子、または、要素を分析する（図８のＳ３）。より具体的には、設計データから、クリティカル・パス上に接続された素子の識別情報、例えば、素子名を取り出す。素子名の代わりに、素子を表す部品の集合であるセルのセル名を使用してもよい。なお、セルは、ストラクチャとも呼ばれ、セル名はストラクチャ名とも呼ばれる。そして、設計支援装置１０は、デバイス種別、あるいは、寸法調整が禁止されるトランジスタ等の識別を行う。デバイス種別は、例えば、素子名とデバイス種別との対応を定義したテーブルに記憶し、参照すればよい。また、寸法調整が禁止されるトランジスタについても、素子名と寸法調整が禁止されるトランジスタとの関係を記憶し、参照すればよい。ただし、寸法調整が禁止されるトランジスタを領域、あるいは、レイアウトデータ中のレイヤ番号等で識別してもよい。寸法調整が禁止されるトランジスタを領域、あるいは、レイアウトデータ中のレイヤ番号等で識別する処理例は、別途、実施例４で説明する。

そして、設計支援装置１０は、クリティカル・パス上の素子のうち、トランジスタについて、セルのレイアウトパターンを抽出する（Ｓ４）。セルのレイアウトパターンは、例えば、トランジスタの形状を示す多角形、あるいは、幅つき線を含む図形データである。レイアウトパターンの抽出処理は、ＬＶＳ(Layout vs. Schema)と呼ばれる回路の接続
情報とレイアウト情報の照合を実行すればよい。例えば、設計データ中のレイアウトパターンは、接続情報とセルライブラリから、生成される。このレイアウトパターン生成時に、接続情報と、レイアウトパターンの関係を記録しておけばよい。そして、接続情報で定義された素子に該当するレイアウトパターンを取得すればよい。

次に、設計支援装置１０は、セルのレイアウトパターンから、トランジスタの周辺レイアウト情報のパラメータを抽出する。周辺レイアウト情報のパラメータが設計パターン形状の少なくとも一部を特徴づけるパラメータに相当する。図１１に、トランジスタのセルのレイアウトパターンとともに、周辺レイアウト情報を例示する。トランジスタの周辺レイアウト情報は、トランジスタの寸法の典型値ということもできる。図１１の例では、周辺レイアウト情報とは、トランジスタのゲート長（ＬＧ）、ゲート幅（ＬＷ）以外にゲートエッジからの活性領域の幅（ＳＤ幅、ＷＳＤ）、隣接活性領域までの素子絶縁領域の幅（ＤＩＦ）、ストレスライナー膜ＤＳＬの被り量（ＷＤＳＬＸ、ＷＤＳＬＹ）、隣接ゲートまでのスペース（ＤＧ）、コンタクト数、コンタクト・ゲート間距離などの情報である
。これらのパラメータの抽出にあたっては、ゲート層、活性層、ＤＳＬライナー層、コンタクト層などのレイヤごとのレイアウトデータを論理処理することで抽出することができる。レイアウトデータは、設計パターンデータなどとも呼ばれ、多角形、幅つき線等の図形によって回路、あるいは、素子の形状を指定したデータである。なお、図１１は、単一のトランジスタではなく、４つのゲートＧ１−Ｇ４に対応する４つのトランジスタＴＲ１−ＴＲ４が含まれている。

図１２に、トランジスタの周辺レイアウト情報の抽出処理（図８のＳ５の詳細）を例示する。この処理では、設計支援装置１０は、ゲートエッジからの活性領域の幅ＷＳＤを算出する（Ｓ５１）。図１３に、ゲートエッジからの活性領域幅算出処理の詳細を例示する。

この処理では、設計支援装置１０は、ＬＶＳが完了し、接続情報とレイアウトパターンの対応関係が参照可能となっていることを前提とする。設計支援装置１０は、ＬＶＳにより、トランジスタ番号から、配置位置座標を参照する（Ｓ５１１）。

次に、設計支援装置１０は、レイアウト情報のトランジスタ配置位置を含む、活性領域（ＳＤ領域）とゲートのパターンを取得する（Ｓ５１２）。

次に、設計支援装置１０は、ゲートパターンから活性領域のパターン末端までの距離ＷＳＤを算出し、トランジスタの周辺レイアウト情報として記録する（Ｓ５１３）。活性領域と、ゲートパターンとは、レイアウトパターン中では、通常、異なるレイヤ番号で識別可能に定義されている。したがって、設計支援装置１０は、活性領域のパターンを指定するレイヤ番号の図形と、ゲートパターンを指定するレイヤ番号の図形との間で、例えば、サブトラクトを実行し、残った図形の寸法を算出することで、距離ＷＳＤを算出できる。

なお、解析対象のトランジスタを特定することで、１つの活性領域と、１つのゲートに絞り込むこともできる。例えば、トランジスタごとにセル（ストラクチャ）を作成して、セル名（ストラクチャ名）で識別するようにしてもよい。また、ゲートの中心座標から所定距離内の図形を抽出することで、解析対象のトランジスタを特定するようにしてもよい。トランジスタを絞り込む手順は、以下の処理でも同様に適用できる。

次に、図１２に戻り、説明を継続する。設計支援装置１０は、隣接活性領域までの素子絶縁領域の幅ＤＩＦを算出する（Ｓ５２）。この処理も、図１２の場合と同様、トランジスタのレイアウトパターンを定義する図形の論理演算で実現できる。例えば、設計支援装置１０は、活性領域に対応するレイヤ番号の図形を読み出し、図形の存在領域を反転するリバース演算（白黒反転）を実行する。その結果、活性領域に挟まれた部分の図形が生成される。そして、リバース演算によって生成された図形のゲートの長さ方向の幅を算出すればよい。

ただし、活性領域が例えば、図１１のような矩形の集合である場合、さらに演算を単純化することもできる。この場合、活性領域は、ゲートの長さ（ＬＧ）方向に複数並んでいる。そこで、設計支援装置１０は、活性領域に対応するレイヤ番号の図形を読みだし、矩形の基準座標（例えば、左下隅座標、あるいは、中心座標）でソーティングする。そして、隣接する矩形間の距離を算出すればよい。

次に、設計支援装置１０は、ストレスライナー膜ＤＳＬの被り量ＷＤＳＬＸ、ＷＤＳＬＹを算出する（Ｓ５３）。この処理も、図１２の場合と同様、トランジスタのレイアウトパターンを定義する図形の論理演算で実現できる。例えば、設計支援装置１０は、解析対象のトランジスタ内で、ストレスライナー膜ＤＳＬに対応するレイヤ番号の図形から、活
性領域に対応するレイヤ番号の図形をサブトラクトする。

そして、設計支援装置１０は、サブトラクトされた結果の図形のうち、ゲート幅（ＷＧ）方向の寸法を算出し、ＷＤＳＬＹとすればよい。また、注目トランジスタのゲートから、ストレスライナー膜ＤＳＬに対応するレイヤ番号の図形の辺までの距離を算出し、ＷＤＳＬＸとすればよい。

次に、設計支援装置１０は、隣接ゲートまでのスペースＤＧを算出する（Ｓ５４）。設計支援装置１０は、ゲート層に対応するレイヤ番号の図形を読み出し、矩形の基準座標（例えば、左下隅座標、あるいは、中心座標）でソーティングする。そして、ゲートの長さ（ＬＧ）方向で隣接する矩形間の距離を算出すればよい。

次に、設計支援装置１０は、コンタクト数、コンタクト・ゲート間距離を算出する（Ｓ５４）。設計支援装置１０は、コンタクトホール層に対応するレイヤ番号の図形を読み出し、矩形数を数えればよい。また、設計支援装置１０は、ゲート層に対応するレイヤ番号の図形で、解析対象のトランジスタ内の図形を読み出す。通常、１つのトランジスタのゲートに対応する１つの図形が抽出される。そして、ゲートと、コンタクトを示す図形との距離を求めればよい。図１１のように、複数のゲートが存在する場合する場合には、それぞれの図形からゲートまでの距離を求めればよい。

また、図１４のように活性領域に段差があるようなトランジスタの場合は、段差を構成するエッジごとに幅と距離を抽出する。図１４では、ゲートの長さＬ、幅Ｗに対して、ゲートの長さ（Ｌ）方向に、ゲートの左側では、長さｓａ１，ｓａ２，ｓａ３の３個の段差があり、それぞれの長さ部分の幅がｓｗ１，ｓｗ２，ｓｗ３である。また、ゲートの右側では、長さｓｂ１，ｓｂ２，ｓｂ３の３個の段差があり、それぞれの長さ部分の幅がｓｗ１，ｓｗ２，ｓｗ３である。この場合に、数１に示すように、段差に対応する長さに直交する方向の幅によって重み平均することで、複数の段差による実効的な長さを求めてもよい。数１の第１式では、長さｓａ１，ｓａ２，ｓａ３が、それぞれの長さ部分の幅ｓｗ１，ｓｗ２，ｓｗ３で重み平均され、実効長さＳＡｅｆｆが算出されている。また、数１の第２式では、長さｓｂ１，ｓｂ２，ｓｂ３が、それぞれの長さ部分の幅ｓｗ１，ｓｗ２，ｓｗ３で重み平均され、実効長さＳＢｅｆｆが算出されている。なお、数１では、段差の数は３個ではなく、ｎ個に一般化されている。
[数１]

次のステップは、図８に戻って説明を継続する。次に、設計支援装置１０は、抽出された周辺レイアウト情報のパラメータを予め用意してある閾値算出用のモデル式に代入し、当該トランジスタの閾値；Ｖｔｈを算出する（Ｓ６）。ただし、モデル式を用いる代わりに、予め用意してある閾値算出用のテーブルを参照することで当該トランジスタの閾値；Ｖｔｈを算出してもよい。あるいは、ゲート長、ゲート幅の組み合わせで決定される標準トランジスタからの差分閾値；δＶｔｈを算出するようにしてもよい。例えば、閾値は次のような多項式で表すことができる。数２に、閾値のモデル式を例示する。また、数３に、差分閾値のモデル式を例示する。モデル式が関数関係に相当する。

[数２]
Ｖｔｈ = ｆ（ＬＧ，ＷＧ，ＷＳＤ，ＷＤＳＬＸ，ＷＤＳＬＹ，ＤＧ， ・・・・）
；
ここで、ｆは、ゲート長ＬＧ，ゲート幅ＷＧ，ソース・ドレイン幅ＷＳＤ，ストレスライナー膜ＤＳＬの被り量（ＷＤＳＬＸ、ＷＤＳＬＹ）、隣接ゲートまでのスペース（ＤＧ）、コンタクト数、コンタクト・ゲート間距離などの多項式で例示される。多項式は、定数の項、各パラメータの１次以上の項、あるいは、異なるパラメータの１次以上の因子を乗算した項を含むようにすればよい。

多項式の各項の係数は、例えば、実際に製造したトランジスタの周辺レイアウト情報のパラメータと、実測した閾値との関係から、最小二乗法、あるいは、重回帰分析などによって決定できる。その場合に、閾値Ｖｔｈへの影響が小さい項の係数は、極めて小さい値となり、実質的には、０となる。また、周辺レイアウト情報のパラメータと閾値との関係がテーブルでモデル化されている場合には、周辺レイアウト情報のパラメータの値に対応する閾値を、テーブル上の２点における周辺レイアウト情報のパラメータの値と閾値との関係から補完すればよい。テーブルが関数関係に相当すると考えてもよい。

[数３]
δＶｔｈ ＝ｇ（ＷＳＤ，ＷＤＳＬＸ，ＷＤＳＬＹ，・・・・）；
ここで、ｇは、ゲート長ＬＧ，ゲート幅ＷＧを除く、周辺レイアウト情報のパラメータの多項式で表すことができる。δＶｔｈの係数の決定手順も、数２のと同様である。

そして、目標の閾値；Ｖｔｈ０、あるいは目標とする標準トランジスタからの差分閾値；δＶｔｈ０と算出した閾値；Ｖｔｈ、あるいは標準トランジスタからの差分閾値；δＶｔｈの差分（閾値調整量；ΔＶｔｈ）を得る（Ｓ７）。なお、目標とする標準トランジスタの閾値が基準の閾値に相当する。ただし、数３のモデル式は、現在設計目標のトランジスタの閾値を、差分閾値の基準値とする必要するはない。例えば、設計ライブラリで中で標準トランジスタとされているトランジスタの閾値、あるいは、所定の半導体製造プロセスで製造されたトランジスタから実測された閾値の平均値などを標準トランジスタの閾値としてもよい。

なお、数３の式には、ゲート長ＬＧ、ゲート幅ＬＷ等のゲート寸法に関連するパラメータが含まれていない。ゲート長ＬＷ、ゲート幅ＬＷの値が変化すると、周辺レイアウトのパラメータと、閾値との関係が大きく変化する場合がある。したがって、ゲート長ＬＧ、ゲート幅ＬＷ等のゲート寸法に関連するパラメータをモデル式に含めた場合、同一のモデル式で、周辺レイアウトのパラメータと、閾値との関係を定義することが困難な場合がある。そこで、数３のように、モデル式の独立変数としては、ゲート長ＬＧ、ゲート幅ＬＷ等のゲート寸法に関連するパラメータを含まない形式が望ましい。したがって、モデル式を定義する場合、ゲート長ＬＧ、ゲート幅ＬＷ等のゲート寸法（ゲートの寸法に関連したパラメータに相当）を複数設定し、それぞれのゲート寸法ごとにモデル式を定義すればよい。テーブルで記述する場合も、それぞれのゲート寸法ごとにテーブルを作成すればよい。

また、ゲート長ＬＧ、ゲート幅ＬＷ等のゲート寸法を複数設定し、数３のように、それぞれのゲート寸法ごとにモデル式を定義する場合に、それぞれのゲート寸法における標準トランジスタの閾値（すなわち基準値）を設定し、標準トランジスタの閾値からの差分閾値を算出するように関数関係を設定してもよい。すなわち、パラメータの値と、閾値との関数関係を求める代わりに、パラメータの値と、閾値の標準トランジスタの閾値（基準値）に対する差分値との関係を求めてよい。

図１５は、数２、あるいは数３のようなモデル式から得られる予測閾値と、目標閾値との関係を例示する。予測閾値は、例えば、実際に製造したトランジスタの周辺レイアウト情報のパラメータと、実測した閾値との関係から得られるモデル式から算出される閾値である。予測閾値は、現在の周辺レイアウト情報にしたがって、トランジスタを製造した場合に達成される閾値の予測値ということができる。一方、目標閾値は、例えば、設計段階で目標としていた閾値である。ただし、目標閾値の代わりに、ユーザ（設計者）が標準的に想定している標準トランジスタの閾値を用いてもよい。標準トランジスタの閾値を用いることで、標準トランジスタの閾値より閾値が深いトランジスタを処理の対象とすることができる。本実施例では、トランジスタの周辺レイアウト情報からパラメータを抽出し、目標閾値とずれが大きいトランジスタについて、閾値の改善を図り、動作速度をさせる。したがって、例えば、クリティカル・パス上で信号伝搬時間が遅いパス上のトランジスタの閾値を浅くし、オン電流を増大し、動作速度を向上させる。その結果、例えば、クリティカル・パス上でのスラック値をさらに改善し、余裕度を大きくする。一方、閾値が目標値あるいは標準トランジスタの閾値に達しているトランジスタについては、本実施例の処理の対象としなくてもよい。その結果、オフリーク電流の増加が抑制できるトランジスタに絞って、閾値を改善できる。

なお、周辺レイアウト情報のパラメータの種類を少数に限定できるモデルの場合には、モデル式を用いる代わりに、周辺レイアウト情報のパラメータと、閾値との関係をテーブル化しておき、補間によって、ＶｔｈあるいはδＶｔｈを求めてもよい。

次に、設計支援装置１０は、それぞれのトランジスタについて、図１５のような閾値の改善量ΔＶｈに対応するゲート長サイジング量（ゲート長の変更量に相当）を算出する（Ｓ８）。Ｓ８の処理では、Ｓ７の処理で算出した閾値調整量を予め用意してあるゲート長サイジングモデル式に代入する。

[数４]
ΔＶｔｈ ＝ ｈ （Ｌｇ， Ｗ， ＳＤ）
このステップでは、予めゲート長ごとにサイジングの上限を設定することで、異常にゲート長が小さくなってしまうことを避けることができる。

なお、閾値調整量とゲート長サイジング量との関係をテーブル（ゲート長サイジングテーブルと呼ぶ）に格納しておいてもよい。そして、ゲート長サイジングテーブルを参照することで閾値調整量を制御するのに必要なゲート長サイジング量が求まる。この場合、所望の閾値調整量を挟み込む２点の閾値調整量の値から、所望の閾値調整量に対応するゲート長サイジング量を補間で算出すればよい。この場合は、ゲート長、ゲート幅、ＳＤ幅についてテーブル化あるいはモデル化してあれば十分である。すなわち、ゲート幅およびＳＤ幅が指定された条件下で、上記補間計算を実行すればよい。

次に、設計支援装置１０は、ゲート長サイジング量によってトランジスタのレイアウトパターン中のゲート寸法を修正し出力する(Ｓ９)。寸法変更処理は、図形の演算でサイジング、寸法シフト、リサイズ処理などと呼ばれる処理であり、一般的には、ポリゴンデータの辺の位置を元の図形辺から、指定の量だけ移動することで実行される。

これらの修正を行った後、設計支援装置１０は、レチクル製作装置の制御コンピュータに設計パターンデータを引き渡す。レチクル製作装置は、制御コンピュータの制御にしたがってレチクル（クロム面等の遮光部を有するガラス基板）上に設計パターンデータを描画し、レチクルを作製する。作成されたレチクルは、露光装置に搭載される。露光装置は、レチクル上のパターンをシリコン基板のフォトレジストに転写し、レジストパターンが形成され、エッチング等の工程を経て、シリコン基板上のチップが製造される。

図１６に、本実施例の製造方法によって製作されたトランジスタの閾値特性の変化を例示する。図１６で、Ｗ１−Ｗ５で示すグラフは、それぞれ、ゲート幅を変更したトランジスタでの閾値の測定結果を示している。横軸はレイアウトパラメータである。より具体的には、横軸はＳＤ幅ＷＳＤである。また、右側縦軸は、ゲート長の短縮値ΔｍＬである。また、左側縦軸は、閾値Ｖｔｈである。

さらに、例えば、Ｗ１−Ｗ５で示されるそれぞれのグラフ中で、菱形のマークは、本実施例の集積回路製造方法による閾値の抑制のためのゲート寸法の短縮を行わなかった場合の閾値を示す。一方、矩形のマークは、本実施例の集積回路製造方法による閾値の抑制のためのゲート寸法の短縮を行った閾値の測定結果を示す。また、ΔｍＬで示される×のマークは、それぞれのゲート寸法の短縮値である。図１６のように、様々なゲート幅、ＳＤ幅のトランジスタに対して、ゲート長の調整により、閾値を抑制できていることが分かる。

図１７に、図１６と同一条件で製作したトランジスタのオン電流の測定値Ｉｄｓをプロットしたものである。ただし、図１７で、菱形は、本実施例の集積回路製造方法による閾値の低下のためのゲート寸法の短縮を行わなかった場合のオン電流を示す。一方、矩形のマークは、本実施例の集積回路製造方法による閾値の低下のためのゲート寸法の短縮を行ったトランジスタのオン電流測定結果を示す。図１７のように、様々なゲート幅、ＳＤ幅のトランジスタに対して、ゲート長の調整により、オン電流を増加できていることが分かる。

以上述べたように、本実施例の集積回路製造方法によれば、素子の接続情報と、素子のうちのトランジスタのレイアウトパターンを含む素子の信号伝搬時間情報と、素子と素子とを接続する配線の信号伝搬時間情報とから、集積回路内のクリティカル・パスを抽出する。そして、クリティカル・パス上のトランジスタの周辺レイアウト情報のパラメータから、閾値を算出する。そして、クリティカル・パス上のトランジスタで閾値が、目標値よりも深くなっているトランジスタについて、極力目標値に近づくように、ゲート長を調整し、閾値を低下させる。その結果、クリティカル・パス上で、セットアップのスラック値、あるいは、ホールドのスラック値の改善を図ることができ、集積回路の動作特性をさらに安定させることができる。

また、本実施例の方法では、図１５のように、予測閾値がある程度深く、閾値電圧が高くなっているトランジスタを対象に、ゲート長の調整を行う。そのため、図４で示したように、トランジスタの閾値が目標閾値あるいは標準的なトランジスタの閾値より深いトランジスタが閾値の低下、すなわち、ゲート長の短縮の対象となる。したがって、閾値の低下にともなってオフリーク電流が急激に増加する領域で、閾値の調整を回避することができる。すなわち、本実施例の集積回路の製造方法によれば、オフリーク電流の増加が抑制されるトランジスタを対象に閾値の低下を図ることができる。

なお、実施例１では、設計データからクリティカル・パスを抽出し、トランジスタの性能向上を図った。しかし、このような手順に代えて、例えば、チップ全体のトランジスタの閾値が深くなるように、設定する処理を行った後、図８に示した手順を実行してもよい。すなわち、チップ全体で、一旦トランジスタの閾値を深くし、オフリーク電流が少なくなる設計を行った後に、図８の手順を実行することで、クリティカル・パスに対するトランジスタの性能改善を行い、かつ、チップ全体の消費電力を低下した上で、トランジスタを含む回路の高速化を図ることでチップスピードが同じで消費電力を低減させることができる。また、クリティカル・パスのタイミングの条件を緩和し、タイミングエラーに対する余裕を増加させることができる。

図１８を参照して、実施例２に係る集積回路の製造方法について説明する。実施例１は、製造後に、トランジスタの実測値から、トランジスタの周辺レイアウト情報のパラメータと、閾値との関係を求め、目標値になるように、ゲート寸法を調整した。すなわち、集積回路の製造後に、さらにチップ性能を改善する場合について述べた。しかし、製造前にチップ性能を改善するため、レチクルを修正する場合もある。

一般に、チップ設計を行う場合はトランジスタの特性を表現するためのＳＰＩＣＥモデルを使って回路シミュレーションを行っている。しかし、往々にしてこのＳＰＩＣＥモデルで表現されるデバイス特性と現実のＳｉ上のデバイス特性が異なる場合が起こる。ここでいう異なる特性とは、周辺レイアウト情報に対する依存の状況が異なるという意味である。このような場合にも、実施例１で説明した集積回路の製造方法を適用することが可能である。

図１８は、本実施例の手法を現実のシリコン（Ｓｉ）上の閾値を回路シミュレーション上の閾値に近づける場合の応用例を示す。すなわち、図１５で示した目標閾値に代えて、ＳＰＩＣＥモデルでの閾値と周辺レイアウト情報との関係とする。すなわち、回路シミュレーションで予測された閾値とは、回路シミュレーションを実行するときに用いられた閾値である。回路シミュレーションで予測された閾値は、回路シミュレーション実行時に、ユーザがデバイスのシミュレーションあるいは、経験的に蓄積された値などから決定される。また、図１８で、現実のシリコン上の閾値とは、数２あるいは数３からのモデル式から算出される閾値である。

本実施例の手法は、図１８のように、現実のシリコン（Ｓｉ）上の閾値と回路シミュレーションで予測された閾値とが合致しない場合に、その差異を小さくするために適用できる。この場合も、例えば、クリティカル・パス上で信号伝搬時間が遅いパス上のトランジスタの閾値を浅くし、オン電流を増大し、動作速度を向上させる。その結果、例えば、クリティカル・パス上でのスラック値をさらに改善し、余裕度を大きくすることができる。もちろん、クリティカルパスに限定せず（図８のＳＰ１−ＳＰ４の工程を省き）チップ全体に対して（すべてのトランジスタに対して）残りのＳＰ５以降の処理を施してもかまわない。

図１９および２０を参照して、実施例３に係る集積回路の製造方法について説明する。実施例１では、集積回路の設計データから、クリティカル・パスを抽出し、クリティカル・パスに含まれるトランジスタのうち、目標の閾値を上回る閾値のトランジスタについて、閾値の低下、オン電流の増加を図った。より具体的には、閾値の増加量に応じて、トランジスタのゲート長を短縮した。

このような処理に代えて、予め、異なる目標閾値まで、ゲート長を短縮して閾値を調整したセルライブラリを複数設けてもよい。数１、数２のようなモデル式から予測される閾値を有するオリジナルのセルデータに対して、閾値調整量Ａ、Ｂ、・・・のように、複数段階で、閾値を調整したセルライブラリを設け、種々の設計支援ツールに提供するようにしてもよい。図１９に、複数段階で閾値を調整したセルライブラリを例示する。すなわち、実施例１、２は、チップ全体についてゲート長の寸法補正を行うことを想定している。これに対して、実施例３では、セルライブラリに登録されているセルに対してゲート長のサイジングを行う。機能は同じあるがスピードや消費電力の異なるセルを複数準備し、それらを所望特性に合うようにスワップする方法は従来より行われているが、この場合はイオン注入による閾値の調整であるために、複数のセルの数毎に注入マスクが必要であり、
当然プロセス工程も増えるのでコストが増大する。しかし、本実施例による手法では同じマスク上でゲート長のみを変更しているだけなので、追加のコストは発生しない。

図２０に、閾値調整量に応じて複数のセルライブラリを生成し、設計ツールに提供する処理を例示する。図２０で、図８と同一の処理については、同一の符号を付してその説明を省略する。

設計支援装置１０は、ゲート寸法変更前のオリジナルのセルライブラリから、セルの情報を読み出し、素子または要素を分析する（Ｓ３Ａ）。具体的な処理は、図８のＳ３と同様である。

そして、設計支援装置１０は、セルライブラリから読み出した素子のうち、トランジスタについて、セルのレイアウトパターンを抽出する（Ｓ４Ａ）。以降のＳ５−Ｓ８の処理は、図８と同様である。

そして、設計支援装置１０は、ゲート長が変更されたトランジスタのレイアウトを新たなセルライブラリに保存する（Ｓ９Ａ）。セルライブラリは、例えば、閾値の変更後の値で検索できるようにすれればよい。例えば、オリジナルのセルライブラリの閾値に対して、閾値調整量と対応づけて新たなセルライブラリを保持するようにすればよい。Ｓ９Ａの処理が、ゲート長が変更されたトランジスタを含む回路素子の設計パターン形状を目標閾値または閾値と目標閾値との差に対応付けて保存するステップステップに相当する。

そして、設計支援装置１０は、例えば、レイアウトツールに対して、ユーザの指定に応じて、閾値を変更した新たなセルライブラリを提供すればよい。設計支援装置１０は、ユーザの指定に応じて、ユーザが所望する閾値調整量のセルライブラリを提供すればよい。すると、レイアウトツールは、閾値が変更されたセルライブラリを用いて、集積回路のレイアウトを作成できる。また、設計支援装置１０は、例えば、タイミングシミュレーションツールに対して、ユーザの指定に応じて、閾値を変更した新たなセルライブラリを提供すればよい。すると、シミュレーションツールは、閾値が変更されたセルライブラリを用いて、集積回路のタイミングシミュレーションを実行できる（Ｓ１０）。Ｓ１０の処理が、セルライブラリまたは新たなセルライブラリの少なくとも１つの要求を受けて、セルライブラリを要求側に提供するステップに相当する。

なお、以上のような手順にしたがって、提供されるセルライブラリから設計された設計データを基に、集積回路を製造する手順は、図５のＳ２、Ｓ３と同様である。

以上述べたように、実施例３の設計支援装置１０は、ゲート長の寸法補正後の修正されたゲート長をネットリスト上に出力することで、変更されたゲート長の値を使った回路シミュレーションを可能にする。そして、変更されたゲート長のセル遅延情報をセルライブラリに登録し、ゲート寸法変更後のセル遅延情報を使って新たな回路シミュレーション（ＳＴＡ等）により回路設計を行うことができる。すなわち、実施例３によれば、レイアウト依存する目標閾値の設定を複数種類用意し、異なるレベルでゲート長サイジングされたセルを用意することができ、設計と製造の自由度が向上することになる。

図２１を参照して、実施例４に係る集積回路の製造方法について説明する。実施例１では、集積回路の設計データから、クリティカル・パスを抽出し、クリティカル・パスに含まれるトランジスタのうち、目標の閾値を上回る閾値のトランジスタについて、閾値の低下、オン電流の増加を図った。より具体的には、閾値の増加量に応じて、トランジスタのゲート長を短縮した。

このような処理において、処理対象から特定のトランジスタ群、例えば、アナログ回路、ＳＲＡＭ等を除外するようにしてもよい。そのような処理対象から除外するトランジスタ群は、例えば、チップのレイアウトデータ上で、処理対象外を示す矩形パターンを回路のレイアウトパターンとは異なるレイヤ番号で組み込んでおけばよい。そして、設計データ中の部分回路の接続情報を取得する際に、処理対象外を示す矩形パターンに含まれる部分回路を除外して、クリティカル・パスの抽出、ゲート長サイジングを実行すればよい。図２１に、非対象部分回路を除外する処理（Ｓ０）を含む処理のフローチャートを例示する。非対象部分回路を除外する処理（Ｓ０）が除外するステップに相当する。

なお、そのような処理対象外の部分回路については、レイアウトパターンのレイヤ番号を処理対象の部分回路のレイヤ番号と異なるレイヤ番号としておいて、ＬＶＳ実行時に、処理の対象外としてもよい。また、領域を指定するユーザ操作を受け付けて、処理の対象外となる部分回路を特定してもよい。また、図２０のＳ９の処理で、設計パターンデータ変更処理において、処理対象外の部分回路のレイヤ番号を除外して、ゲート長を変更してもよい。

以上の手順によって、ゲート長あるいは閾値を調整しないトランジスタを保存し、ゲート長あるいは閾値を調整可能なトランジスタに絞って、ゲート長あるいは閾値を調整できる。

図２２を参照して、実施例５に係る集積回路の製造方法について説明する。実施例１では、集積回路の設計データから、クリティカル・パスを抽出し、クリティカル・パスに含まれるトランジスタのうち、目標の閾値を上回る閾値のトランジスタについて、閾値の低下、オン電流の増加を図った。より具体的には、閾値の低下量に応じて、トランジスタのゲート長を短縮した。このような工程によって、クリティカル・パスにさらに余裕が生じ、安定した集積回路を製造できる。実施例５では、実施例１−４で説明した工程に加えて、さらに、集積回路の製造工程のうち、チャンネル不純物注入工程で、不純物のドーズ量を所定値だけ増加させる。

図２２に、実施例５に係る集積回路の製造工程を例示する。図２２で、Ｐ１、Ｐ２の工程は、図５と同様であるのでその説明を省略する。すなわち、Ｐ１の集積回路の設計工程では、図１５にしたがった目標閾値と予測閾値との差分に対応するゲート長の短縮による予測閾値の変更が実施される。

そして、実施例５では、集積回路の製造工程中のトランジスタのチャンネル不純物注入工程において、ゲート長の短縮による閾値が変更される前のトランジスタに指定されていた不純物のドーズ量を所定値だけ増加させる。ドーズ量は、チップ全体で一律に増加すればよい。また、ドーズ量の増加量は、経験的に決定してもよい。例えば、ドーズの増加量に対する、チップの消費電力、歩留まり等との関係を実験的に求めておき、適切なドーズ増加量を決定すればよい。すなわち、ゲート長の短縮によって一旦チップ内のクリティカル・パスで、トランジスタの閾値を浅くした後、実験的にドーズ量を増加できる限度を決定すればよい。増加量は、ドーズ量（単位面積当たりの不純物注入量）で指定してもよい。また、増加前の設計値に対する増分率（％）で指定してもよい。例えば、増分量、あるいは増分率に応じて、イオン注入時間を増加すればよい。

そして、図５の場合と同様、他の工程、例えば、応力発生膜（ＤＳＬ膜等）形成、酸化膜等の絶縁膜形成、コンタクトホール形成、配線層の形成などにより、素子に接続される配線、素子と配線を接続するプラグなどが形成される。さらに、保護膜形成、ダイシング
、ボンディング等の工程を経て、半導体装置が製造される（Ｐ３Ａ）。

その場合に、チャンネルドーズの増加の影響は、図７に例示したような２つの経路において、それぞれの経路に存在するトランジスタの数、トランジスタの特定等によって異なる。したがって、チャンネル不純物のドーズ量変更後の２つの経路での信号伝搬時間の差は、設計段階とは異なるものとなる。そのため、実施例１−４に例示したようなゲート長短縮によるトランジスタの閾値を浅くする処理を実施することなく、単純に、製造工程でチャンネルドーズを増加させた場合には、タイミングエラーが増加する可能性がある。

しかしながら、実施例５の集積回路の製造方法によれば、クリティカル・パスに対して、実施例１−４と同様の手順によって、事前にゲート長の調整によって、閾値の深いトランジスタに対して、閾値を緩和する処理が実行されている。したがって、集積回路製造工程で、チップ上のチャンネルドーズを一律に、所定値増加させたとしても、タイミングエラーの発生を抑制し、あるいは、歩留まり低下を抑制できる可能性が高まる。また、タイミングエラーの発生を抑制し、あるいは、歩留まり低下を抑制できる範囲で、経験値、実験値から適切なチャンネル不純物のドーズの増加量を決定できる。タイミングエラーの発生を抑制し、あるいは、歩留まり低下を抑制できる範囲は、例えば、実験的な製造プロセスで製造したチップのタイミングエラーの発生による歩留まり低下が目標値に収まるように、チャンネルドーズを決定すればよい。例えば、チャンネルドーズを段階的に、Ｎ１％、Ｎ２％、・・・、Ｎｍ％増加させて、それぞれのチャンネルドーズでのタイミングエラーによる歩留まりの低下を実験的に求めればよい。そして、歩留まりが目標値となる範囲でチャンネル不純物のドーズの増加量を決定すればよい。

以上のように、実施例５の集積回路の製造方法によれば、クリティカル・パスに対して、実施例１−４と同様の手順によって、タイミングエラーの発生を抑制し、あるいは、歩留まり低下を抑制した上で、チップの消費電力を抑制できる。

なお、実施例５において、クリティカル・パスに対して、実施例１−４と同様の手順によって、ゲート長の調整をする代わりに、チップ全体のトランジスタについて、ゲート長の調整をするようにしてもよい。また、例えば、チップ全体のトランジスタのうち、目標閾値より閾値の深いトランジスタを選択して、ゲート長の調整をするようにしてもよい（図１５参照）。

《コンピュータが読み取り可能な記録媒体》
コンピュータその他の機械、装置（以下、コンピュータ等）に上記いずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録することができる。そして、コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。

ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ（リードオンリーメモリ）等がある。

１１ ＣＰＵ
１２ 主記憶装置
１３ 外部記憶装置
１４ 表示装置
１５ 入力装置
１６ ドライブ装置
１７ 記憶媒体
ＦＦ１、ＦＦ２ フリップフロップ
Ｇ１，Ｇ２，Ｇ３，Ｇ４ ゲート
ＳＤ 活性領域

Claims (10)

1. 回路に含まれる回路素子の第１信号伝搬特性と前記回路素子間を接続する伝送路の第２信号伝搬特性とにしたがって、前記回路内の経路の信号伝搬時間を算出する伝搬時間算出ステップと、
   前記信号伝搬時間が所定の基準を満たさない経路を対象経路として選択する選択ステップと、
   前記対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
   経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
   前記算出された閾値と目標閾値との差を算出するステップと、
   経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
   前記対象経路上のトランジスタのゲート長を前記変更量だけ縮小する寸法変更ステップと、
   前記ゲート長が変更されたトランジスタを含む回路の設計情報に基づいて、集積回路を製造するステップと、を実行する集積回路の製造方法。
2. 前記経路の存在領域を指定する領域情報または前記設計パターンの形状を定義する形状情報を複数に分類する分類情報にしたがって前記存在領域内の経路または指定された分類の設計パターンの形状情報を前記選択ステップの処理対象から除外するステップをさらに実行する請求項１に記載の集積回路の製造方法。
3. コンピュータが、回路に含まれる回路素子の第１信号伝搬特性と前記回路素子間を接続する伝送路の第２信号伝搬特性とにしたがって、前記回路内の経路の信号伝搬時間を算出する伝搬時間算出ステップと、
   前記信号伝搬時間が所定の基準を満たさない経路を対象経路として選択するステップと、
   前記対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
   経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
   前記算出された閾値と目標閾値との差を算出するステップと、
   経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
   前記対象経路上のトランジスタのゲート長を前記変更量だけ縮小するステップと、を実行する集積回路の設計方法。
4. コンピュータに、回路に含まれる回路素子の第１信号伝搬特性と前記回路素子間を接続する伝送路の第２信号伝搬特性とにしたがって、前記回路内の経路の信号伝搬時間を算出する伝搬時間算出ステップと、
   前記信号伝搬時間が所定の基準を満たさない経路を対象経路として選択するステップと、
   前記対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
   経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
   前記算出された閾値と目標閾値との差を算出するステップと、
   経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
   前記対象経路上のトランジスタのゲート長を前記変更量だけ縮小するステップと、を実行させるためのプログラム。
5. セルライブラリに含まれるトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
   経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
   前記算出された閾値と目標閾値との差を算出するステップと、
   経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
   前記セルライブラリに含まれるトランジスタのゲート長を前記変更量だけ変更するステップと、
   前記ゲート長が変更されたトランジスタを含む回路素子の設計パターン形状を前記目標閾値または前記閾値と目標閾値との差に対応づけて新たなセルライブラリとして保存するステップと、
   前記セルライブラリまたは新たなセルライブラリの少なくとも１つの要求を受けて、セルライブラリを要求側に提供するステップと、
   前記提供されたセルライブラリを基に設計された設計情報に基づいてら、集積回路を製造するステップと、を実行する、集積回路の製造方法。
6. コンピュータが、セルライブラリに含まれるトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
   経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
   前記算出された閾値と目標閾値との差を算出するステップと、
   経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
   前記セルライブラリに含まれるトランジスタのゲート長を前記変更量だけ変更するステップと、
   前記ゲート長が変更されたトランジスタを含む回路素子の設計パターン形状を前記目標閾値または前記閾値と目標閾値との差に対応づけて新たなセルライブラリとして保存するステップと、
   前記セルライブラリまたは新たなセルライブラリの少なくとも１つの要求を受けて、セルライブラリを要求側に提供するステップと、を実行する、集積回路の設計方法。
7. 回路に含まれる回路素子の第１信号伝搬特性と前記回路素子間を接続する伝送路の第２信号伝搬特性とにしたがって、前記回路内の経路の信号伝搬時間を算出する伝搬時間算出ステップと、
   前記信号伝搬時間が所定の基準を満たさない経路を対象経路として選択する選択ステッ
   プと、
   前記対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
   経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
   前記算出された閾値と目標閾値との差を算出するステップと、
   経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
   前記対象経路上のトランジスタのゲート長を前記変更量だけ縮小する寸法変更ステップと、
   前記ゲート長が変更されたトランジスタを含む回路の設計情報に基づいて、集積回路を製造するステップと、を実行し、
   前記集積回路を製造するステップでは、前記ゲート長が変更される前のトランジスタを含む回路に指定されていたチャンネル不純物の濃度を所定の増分値だけ増加させた濃度で、チャンネル不純物が注入される集積回路の製造方法。
8. 前記関数関係は、前記パラメータの値と前記トランジスタの閾値との関係を近似する多項式、または前記パラメータの値と前記パラメータの値を有するトランジスタの閾値との関係を対応付けるテーブルによって定義される請求項１、２、５、または７に記載に集積回路の製造方法。
9. 前記関数関係は、ゲートの寸法に関連したパラメータのそれぞれの値に応じて決定されるそれぞれの第２の関数関係を有し、前記第２の関数関係は、ゲートの寸法に関連したパラメータ以外のパラメータと、基準の閾値に対する前記トランジスタの閾値の差分値との関係が対応づけられている請求項１、２、５、７、または８に記載の集積回路の製造方法。
10. コンピュータに、セルライブラリに含まれるトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値を抽出するステップと、
    経験値または実験値に基づいて決定された、前記パラメータと前記トランジスタの閾値との関数関係にしたがって、前記抽出されたパラメータの値により前記閾値を算出するステップと、
    前記算出された閾値と目標閾値との差を算出するステップと、
    経験値または実験値に基づいて決定された、前記トランジスタの閾値とゲート長との関数関係にしたがって、前記閾値と目標閾値との差に対応するゲート長の変更量を算出するステップと、
    前記セルライブラリに含まれるトランジスタのゲート長を前記変更量だけ変更するステップと、
    前記ゲート長が変更されたトランジスタを含む回路素子の設計パターン形状を前記目標閾値または前記閾値と目標閾値との差に対応づけて新たなセルライブラリとして保存するステップと、
    前記セルライブラリまたは新たなセルライブラリの少なくとも１つの要求を受けて、セルライブラリを要求側に提供するステップと、を実行させるためのプログラム。

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