JP2008027940A - 半導体集積回路の設計方法および回路シミュレーション方法 - Google Patents

Abstract

【課題】新たなモデルパラメータを用いたデバイスモデリングを行い、回路シミュレーションの精度の向上を図る。
【解決手段】飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔが、ゲート突き出し長Ｅ１とトランジスタのゲート幅Ｗｇに係数掛けした値に反比例することを表す式をモデル式とし、ゲート突き出し長に依存したトランジスタ特性についてモデリングを行う。これにより、ゲート電極のゲート突き出し長を考慮した回路シミュレーションを行うことができる。
【選択図】図４

Description

本発明は、多数のＭＩＳトランジスタが集積されてなる半導体集積回路の設計方法に関する。

マイクロプロセッサに代表されるＬＳＩ（Large Scale Integrated）は、一般にセルと呼ばれる基本機能を持つ単位回路を多数組み合わせることにより構成されている。ＬＳＩの高性能化及び高集積化に伴い、ＬＳＩ回路設計の根幹を成すセルの回路設計を高精度に行なうためのＣＡＤ（Computer Aided Design）ツールの役割が重要度を増している。

設計精度に深く関わるＣＡＤツールの１つとして回路シミュレータがある。回路シミュレータは、設計されたセル及びＬＳＩを対象として、ＭＯＳ(metal oxide semiconductor）トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズ（トランジスタ幅及びトランジスタ長）、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、当該セル及びＬＳＩの動作を想定したシミュレーションを行なう。

ネットリストは、例えば、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報とをレイアウトパラメータ抽出装置（ＬＰＥ：layout parameter extractor）によって抽出することにより生成される。

ＭＯＳトランジスタの複雑な電気特性を回路シミュレータ上で高精度に再現するために、ＭＯＳトランジスタの特性情報として、数多くの電気特性式（以下、トランジスタモデルと呼ぶ。）が開発されている。トランジスタモデルにより、所望のトランジスタの特性を再現するには、当該トランジスタモデルに含まれるモデルパラメータを所望のトランジスタの特性に合わせて最適化する、すなわちモデルパラメータの抽出を行う必要がある。

近年、システムＬＳＩなどの開発において、回路シミュレータのシミュレーション精度のより一層の向上が要求されている。特に、半導体プロセスの微細化が進むにつれて、回路素子のレイアウトパターンや配置などが回路の性能に大きく影響するようになってきている。特に、ＳＴＩ(Shallow Trench Isolation)などの素子分離技術を用いたトランジスタにおいて、素子分離用絶縁膜からトランジスタに加わる機械的応力によりチャネルの移動度が変化するためにトランジスタの電流特性が大きく変化する現象が、回路シミュレーションの精度の向上を阻害する要因として注目されている。

従来の技術では、素子分離用絶縁膜からトランジスタに加わる応力を考慮に入れた回路シミュレーションを実行するために、トランジスタに加わる応力の指標として、素子分離用絶縁膜の幅や活性領域の長さなどを定義し回路シミュレーションを実行している（特許文献１参照）。

図１３は一般的なＭＯＳトランジスタの平面図である。同図には従来の回路シミュレーションで用いられるモデルパラメータの例が示されている。ここで、ＭＯＳトランジスタはゲート電極２３と素子分離用絶縁膜２５で囲まれた活性領域２２とを有し、活性領域２２の四方には素子分離用絶縁膜２５を挟んで活性領域２４が配置されるものと想定する。従来の回路シミュレーション方法では、ゲート長や活性領域２２の幅（活性領域２２のゲート電極２３に平行な方向の長さ）の他、ＭＯＳトランジスタに加わる応力の指標として活性領域２２の長さ２９（活性領域２２のゲート電極２３に垂直な方向の長さ）が用いられる。活性領域２２の長さ２９はソース長とチャネル長とドレイン長とを合わせた長さに相当する。なお、図１３において、符号３０は、素子分離用絶縁膜２５の幅、すなわちＭＯＳトランジスタの活性領域２２の端部と当該端部にゲート幅方向に隣接する活性領域２４との距離を示す。なお、本明細書中で、「ゲート幅方向」とは、平面においてＭＯＳトランジスタのゲート電極２３が活性領域２２上で延びる方向を意味し、「ゲート長方向」とは、ゲート幅方向に垂直な方向を意味するものとする。
特開２００４−８６５４６号公報

ところが、微細化の進展により、モデルパラメータを抽出するための理想的な単体のトランジスタと実設計で使用されるセルに含まれるＣＭＯＳタイプのトランジスタの間に大きな特性差が生じるといった新たな課題が生じている。このため、トランジスタの特性を精度良く見積もるための新たなモデルパラメータが必要とされている。

上記課題に鑑み、本発明は、新たなモデルパラメータを用いたデバイスモデリングを行い、回路シミュレーションの精度の向上を図ることを目的とする。

本発明の半導体集積回路の設計方法は、活性領域と、前記活性領域を跨ぐように配置され、平面的に見て前記活性領域の両側に突き出したゲート突き出し部を含むゲート電極とを有するトランジスタを備えている半導体集積回路の設計方法であって、前記トランジスタの飽和電流値の変化率が、前記ゲート突き出し部の長さであるゲート突き出し長と、前記トランジスタのゲート幅に係数Ａを掛けた値との和に反比例することを用いてモデリングするステップ（ａ）を含んでいる。

この方法により、比較的単純なモデル式を用いたモデリングを行うことができるので、チャネルがゲート突き出し部から受ける応力がトランジスタの動作に与える影響を考慮したシミュレーションを容易に行うことができるようになる。そのため、従来に比べて半導体集積回路の動作を高い精度で見積もることができるので、半導体集積回路の設計に要する時間やコストの低減なども実現することができる。

本発明の回路シミュレーション方法は、活性領域と、前記活性領域を跨ぐように配置され、平面的に見て前記活性領域の両側に突き出したゲート突き出し部を含むゲート電極とを有するトランジスタを備えている半導体集積回路の回路シミュレーション方法であって、マスクレイアウトデータからゲート長、ゲート幅、前記ゲート突き出し部のゲート突き出し長、および前記頂点から前記活性領域上に位置する頂点を除いたものの数を含むトランジスタサイズデータを抽出するステップ（ａ）と、前記ステップ（ａ）で抽出された前記トランジスタサイズデータを回路シミュレーション実行手段に入力するステップ（ｂ）と、ゲート突き出し長が異なる複数の実測用トランジスタの電気特性を測定して飽和電流値を含むデバイス特性データを得るステップ（ｃ）と、前記複数の実測用トランジスタのゲート長およびゲート幅と、ゲート突き出し部のゲート突き出し長を含むゲート突き出し部から加わる応力のパラメータとを用いて前記デバイス特性データから前記複数の実測用トランジスタの飽和電流についてパラメータ抽出を行うステップ（ｄ）と、前記ステップ（ｄ）で抽出されたパラメータを前記回路シミュレーション実行手段に入力するステップ（ｅ）と、前記回路シミュレーション実行手段が、前記トランジスタサイズデータおよび前記ステップ（ｅ）で入力されたパラメータとを用いて前記半導体集積回路の動作をシミュレーションするステップ（ｆ）とを備え、前記ステップ（ｃ）および前記ステップ（ｄ）では、前記複数の実測用トランジスタの各々について、飽和電流値の変化率が、ゲート突き出し長と、前記各実測用トランジスタのゲート幅に係数Ａを掛けた値との和に反比例することを用いてモデリングする。

この方法により、ゲート突き出し部からチャネルに加わる応力に関するパラメータを用いてパラメータ抽出を行う際に、飽和電流値の変化率が、ゲート突き出し長と、前記各実測用トランジスタのゲート幅に係数Ａを掛けた値との和に反比例することを表す単純なモデル式を用いているので、ゲート突き出し部からチャネルに加わる応力がトランジスタの動作に与える影響を考慮に入れた高精度のシミュレーションを行うことが可能となっている。

簡単なモデル式を用いて、ゲートの突き出し長によるトランジスタ特性の変動をモデリングすることにより、高精度に集積回路の動作をシミュレーションすることが可能となる。また、実際のＬＳＩに存在する複雑なゲート配線パターンに対してもゲートコンタクトパッドが形成されたゲート電極や折れ曲がり配線を形成するゲート電極ではゲート突き出し長を無限大とみなすなどの手順により、モデルパラメータ抽出手段が簡易化されると共に、演算量の低減が図れるので、容易に高精度の回路シミュレーションを実現することができる。

本願発明者らは、まず回路シミュレーションの精度を向上させるためのモデルパラメータの探索を行った。その結果、図１３において、ゲート電極２３が活性領域２３から素子分離用絶縁膜２５上に突き出した部分の長さ（以下、「ゲート突き出し長」と称する）によってＭＯＳ（ＭＩＳ）トランジスタの特性が大きく変動することが分かった。そこで、以下では、ゲート突き出し長を考慮に入れたデバイスモデリングを行う方法を説明する。

（第１の実施形態）
−設計方法の説明−
図１はゲート終端部における応力のかかり方を説明した平面図である。同図においては、半導体基板に形成された活性領域１０１と、半導体基板上にゲート絶縁膜を挟んで形成されたゲート電極１０２と、ゲート電極１０２の側面上に形成されたサイドウォール１０５とを有するＭＯＳ（ＭＩＳ）トランジスタ（以下、「トランジスタ１０４」と略記する）とが示されている。サイドウォール１０５は例えばＳｉＮからなっている。また、図１において、符号１０３はゲート突き出し部を示し、符号１０６はサイドウォール１０５が縮む際にサイドウォール１０５内に生じる圧縮応力を示し、１０７はサイドウォール１０５からゲート突き出し部１０３が受ける圧縮応力をそれぞれ示す。また、Ｌｇはゲート長、Ｗｇはゲート幅、Ｅ１、Ｅ２はトランジスタのゲート幅方向の両端におけるゲート突き出し長を示す。

本実施形態の半導体集積回路の設計方法では、トランジスタの特性を表現するためのパラメータとして、ゲート幅Ｗｇ、ゲート長Ｌｇ、活性領域１０１の長さの他、ゲート突き出し部１０３の長さであるゲート突き出し長Ｅ１、Ｅ２を用いる。

ここで、本設計方法では、「飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔが、ゲート突き出し部１０３の端からゲート幅方向の実効的な中心までの距離に反比例する」、とする下式（１）をモデル式として飽和電流値の変化率のモデリングを行う。

ΔIdsat/Idsat ∝ 1/(E1+A＊Wｇ) + 1/(E2+A＊Wｇ) ・・・（１）
ここで、Ａは、０≦Ａ≦１であるが、０．１≦Ａ≦０．５であればシミュレーション精度を向上させる上で好ましく、Ａ＝０．３であれば特に好ましい。上式（１）が導かれた根拠については後述する。

本実施形態の設計方法では、実際のデバイスの電気的特性を測定し、その結果から上式（１）を用いて飽和電流値の変化率を表す特性式を求める。

−モデル式の導出−
次に、上式（１）が導出された根拠について説明する。

まず、ゲート電極のゲート突き出し長によりトランジスタ特性が変動する現象を図１と図２を用いて定性的に説明する。図２（ａ）、（ｂ）は応力とトランジスタにおけるキャリア移動度との関係を説明した斜視図である。

図１に示すように、トランジスタ１０４においては、サイドウォール１０５の収縮効果（圧縮応力１０６）によって、ゲート突き出し長Ｅ１、Ｅ２が小さい程、ゲート突き出し部１０３内に伝わる圧縮応力１０７が大きくなり、活性領域１０１のゲート幅方向の端部に加わるゲート幅方向の圧縮応力も大きくなる。逆に、ゲート突き出し長Ｅ１、Ｅ２が大きい程、ゲート突き出し部１０３に加わる圧縮応力１０７が小さくなり、活性領域１０１のゲート幅方向の端部に加わるゲート幅方向の圧縮応力が緩和される。

図２に示すように、トランジスタのチャネル領域に加わる応力の方向とトランジスタの駆動力との関係は、トランジスタのタイプ（Ｎチャネル型かＰチャネル型か）によって異なっている。また、チャネル領域に加わる応力の方向とトランジスタの駆動力との関係は、チャネル方向の面方位によっても変わってくる。図２はチャネル方向の面方位が〔１１０〕である場合を示している。同図では、トランジスタの駆動力が増加する応力１０８ａ、１０８ｂの向きを矢印で表現しており、矢印の向きは駆動力が向上する応力の方向を、矢印の大きさはその影響度を示している。

図２（ａ）、（ｂ）から分かるように、Ｌｇ方向と垂直方向はＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとで駆動力が向上する応力の方向、矢印の大きさはともに異なっているが、ゲート幅方向について駆動力が向上する応力の方向はＰチャネル型とＮチャネル型とで等しい。ただし、ゲート幅方向についてはＰチャネル型の方がＮチャネル型の場合よりも影響が大きくなっている。

以上のように、トランジスタの特性はサイドウォール１０５の収縮を主要な原因とするゲート幅方向の圧縮応力によって変動する。

このとき、ゲート幅方向の圧縮応力は、ゲート突き出し部１０３の端からトランジスタのゲート幅方向の実効的な中心までの距離に反比例して減衰すると考えられるので、トランジスタ１０４の飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔは、ゲート突き出し部１０３の端からゲート幅方向の実効的な中心までの距離に反比例すると考えることができる。ここでは応力と移動度が比例すると仮定している。なお、「トランジスタのゲート幅方向の実効的な中心」とは、トランジスタのゲート電極におけるゲート幅方向の両端からかかる応力が平均とみなせる位置のことを意味する。

従って、図１に示すトランジスタ１０４において、飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔのゲート突き出し長依存性は上式（１）のようになる。ここで、式（１）において、トランジスタのゲート幅方向の実効的な中心を単純にトランジスタの物理的なゲート幅方向の中心とすると、Ａは０．５とできるので、式（１）は以下のようになる。

ΔIdsat/Idsat ∝ 1/(E1+0.5＊Wｇ) + 1/(E2+0.5＊Wｇ) ・・・（２）
次に、上式（１）および（２）のモデル式が実際のデバイス特性を高い精度で反映させたものであることを説明する。

図３は、ゲート突き出し長がトランジスタ特性に与える影響を評価するためのパターンの一例を示す平面図である。同図で示すトランジスタ１０４は、図１に示す例と同様に、素子分離用絶縁膜に囲まれた活性領域１０１と、ゲート電極１０２とを有している。さらに、同図に示すパターンでは、活性領域１０１上にゲート電極１０２を挟むように配置されたソースコンタクト１１１およびドレインコンタクト１１２と、ゲート電極１０２の端部の一方の上に配置されたゲートコンタクト１１０とがさらに設けられている。また、ゲート電極１０２の一方の端部には、ゲートコンタクト１１０に接続するためのゲートコンタクトパッド１０９が配置されている。ゲート電極１０２のうちゲートコンタクトパッド１０９が設けられていない方の端部を活性領域１０１から突き出たゲート突き出し部１０３としている。また、図３において、Ｌｇはゲート長を、Ｗｇはゲート幅を、Ｅ１はトランジスタ１０４の上側（ゲートコンタクトパッド１０９が設けられない側）のゲート突き出し長を、Ｅ２はトランジスタ１０４の下側のゲート突き出し長をそれぞれ示す。図３に示すゲート電極１０２は、ゲートコンタクトパッド１０９、ゲートコンタクト１１０および上層配線を介してゲート端子に接続されている。また、活性領域１０１は、ソースコンタクト１１１、ドレインコンタクト１１２および上層配線を介して、それぞれソース端子、ドレイン端子に接続されている。また、図には示されていないが、活性領域１０１とは別に、活性領域１０１とは逆の極性の活性領域には基板端子が接続されている。

本願発明者らは、図３に示す構成を有し、ゲートコンタクトパッド１０９の形状を固定してＥ２を一定にし、Ｅ１およびを変化させたトランジスタを複数作成し、これらのトランジスタの電気的特性の評価を行った。この場合の飽和電流値の変化率のゲート突き出し長Ｅ１との関係は、式（１）、（２）においてＥ２の寄与分は一定であることから下式（３）で記述することができる。

ΔIdsat/Idsat ∝ 1/(E1+0.5＊Wｇ) ・・・（３）
上式（３）が正しいかどうかを実際のトランジスタを用いて評価した結果を以下に示す。図４は、ゲート突き出し長Ｅ１と飽和電流値の変化率との関係を示すグラフである。ここで、（飽和電流値の変化率ΔIdsat）＝{（Ｅ１が無限大の場合の飽和電流値）−（飽和電流値Idsat）}とする。なお、図４では、６５ｎｍ世代のプロセスで試作したトランジスタを評価しており、ゲート長Ｌｇは０．０６μｍである。ここでは、ゲート突き出し長Ｅ１とゲート幅Ｗｇをパラメータとしてプロットしており、ゲート突き出し長Ｅ１の値を０．１１μｍから２μｍまで、ゲート幅Ｗｇを０．１４μｍから１．６μｍまで変化させている。

図４に示す結果から、ΔＩｄｓａｔ／ＩｄｓａｔはＥ１＋０．５×Ｗｇにほぼ比例しており、様々なＥ１、Ｗｇの値に対して綺麗にモデリングできていることが分かる。直線近似でモデリングした式の精度は相関係数の２乗、つまり決定係数Ｒ^２で評価することができ、Ｒ^２の値が１に近いほど精度が高いといえる。図４においてモデリングした式（３）に対するＲ^２の値は０．９となっており、式（３）を用いたモデリングの精度が充分に高いことが確認された。

式（２）、（３）において、トランジスタのゲート幅方向の中心を基準としてＷｇに係数０．５を掛けたが、これに限らず、少なくともチャネルが形成される位置を基準としてＷｇの係数Ａを０≦Ａ≦１の範囲で設定してもよい。

図５は、式（３）において、ゲート幅Ｗｇに係る係数と相関係数及び誤差の関係を示している。同図の横軸は式（３）において仮に「０．５」としたＷｇの係数を示している。

図５において、Ｗｇに係る係数Ａを０〜１まで変化させたところ、係数Ａが０．１以上０．５以下の場合にＲ^２が０．９以上となり、係数Ａが０．３のときにＲ^２は最大値０．９５をとった。また、係数Ａが０．１以上０．５以下の場合、誤差は２％以下になることが分かった。ここで、図５右側の縦軸は、直線近似した直線と各測定値との最大誤差である。Ｗｇに係る係数Ａの範囲の規定は明確には定められないが、Ｒ^２の値が０．９以上というのは一般的に見て充分に高い数字であり、誤差が２％以下というのが、モデリングの目安になる。ちなみに「The International Technology Roadmap for Semiconductors 2003」によると飽和電流値のモデリング誤差の目標は５％以内であり、１つのモデルパラメータに対する電気特性の依存性の誤差として２％以内という目標はそれほどおかしい数字ではない。従って、本実施形態の設計方法では、式（１）においてＷｇの係数が０．１以上０．５以下とすることがシミュレーション精度を向上させる上で好ましい。

以上のように、飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔは、ゲート突き出し長Ｅ１とトランジスタのゲート幅Ｗｇに係数掛けした値に反比例することが分かり、簡単なモデル式で、ゲートの突き出し長がトランジスタ特性に与える影響についてのモデリングが高精度にできることが分かった。また、モデル式において、Ｗｇに係る係数は０．１以上０．５以下の間に最適値があることを示した。以上で説明した設計方法を用いることにより、ゲート電極のゲート突き出し長を考慮した高精度な回路シミュレーションを実現することが可能となる。

なお、この方法は、サイドウォールが設けられたゲート電極を有するトランジスタを備えた回路の設計に対して有効であり、また、サイドウォールの構成材料がＳｉＮ以外の場合であっても有効である。

（第２の実施形態）
−設計方法の手順−
本発明の第２の実施形態として、実際のＬＳＩで用いられる複雑なゲート配線パターンに対するモデリング方法を説明する。複雑なゲート配線パターンとして、ゲートコンタクトパッド形状と折れ曲りの配線形状の２つのパターンを考える。この２つのパターンを考えれば、全てのゲート配線パターンに対応することができる。

図６（ａ）〜（ｃ）は、ゲートコンタクトパッド１０９が形成されたゲート電極１０２を有するトランジスタのパターン例を示す図である。同図では、ゲートコンタクトパッド１０９が形成された方のゲート電極１０２の端部の長さをゲート突き出し長Ｅ２とし、ゲート電極１０２の他方の端部の長さをゲート突き出し長Ｅ１とする。また、図７（ａ）は一端にゲートコンタクトパッド１０９が設けられ、他端がＬ型の折れ曲がり配線１１３となっているトランジスタ１０４のパターンを示し、（ｂ）は、一端にゲートコンタクトパッド１０９が設けられ、他端がＴ型の折れ曲がり配線となっているトランジスタ１０４のパターンを示す。図７において、活性領域１０１からゲート電極の折れ曲がり部分までの長さをＥ３とし、折れ曲がり部分からゲート電極１０２の末端までの長さをＧＡ１、ＧＡ２としている。

本実施形態の半導体集積回路の設計方法では、以下の方法で複雑なゲート配線パターンに対してモデリングを行う。この方法をとることの根拠および理由については後述する。

まず、第１のステップでは、ＬＰＥを用いて半導体集積回路のレイアウト情報から、ゲート突き出し部の図形の頂点のうち、活性領域上に位置する頂点以外のものを抽出する。

次に、第２のステップでは、ゲート突き出し部にゲートコンタクトパッドが形成されているか否か、およびゲート突き出し部が折れ曲がり配線を形成しているか否かを判別する。具体的には、第１のステップで抽出された頂点の個数を判別し、頂点が３個以上である場合には、当該ゲート突き出し部のゲート突き出し長を無限大とみなしてモデリングを行う。一方、頂点が２個である場合には、第１の実施形態で説明した式（１）を用いてモデリングを行う。ここで、活性領域上に位置する頂点以外のゲート突き出し部の頂点が２個であることは、ゲート電極の当該部分にゲートコンタクトパッドが形成されず、且つゲート電極の当該部分が折れ曲がり配線を形成していないことを意味する。逆に、活性領域上に位置する頂点以外のゲート突き出し部の頂点が３個以上あることは、当該部分にゲートコンタクトパッドが形成されているか、ゲート突き出し部が折れ曲がり配線を形成しているかのいずれかであることを意味する。このように、ゲートコンタクトパッドや折れ曲がり配線が存在する場合、これらの部分に形成されたサイドウォールからの圧縮応力がチャネル領域に加わりにくくなるので、ゲート突き出し長を無限大とみなすことができる。本ステップでは、ゲート突き出し部の頂点を認識し、その数を判定することで、複雑なゲート配線パターンであってもＬＰＥなどの装置や市販のツールを用いて容易にモデリングを実施することが可能となる。

また、第２のステップにおいて、活性領域上に位置する頂点以外のゲート突き出し部の頂点が２個である場合、ゲート突き出し長Ｅ１が１μｍ以上である場合にはゲート突き出し長を無限大とみなしてモデリングを行ってもよい。これにより、パラメータ抽出等に要する演算量を減らし、抽出に要する時間を短縮することが可能となる。

また、第２のステップにおいて、図７（ａ）、（ｂ）に示す活性領域１０１からＬ型折れ曲がり配線１１３あるいはＴ型折れ曲がり配線（折れ曲がり部分）までの距離Ｅ３と、ゲート配線長ＧＡ１とを含む関数を用いてモデリングしてもよい。すなわち、実測データに合うようにフィッティングされたＥ３とＧＡ１とを含む多項式を求め、この多項式を用いてモデリングを行ってもよい。また、参照テーブルを作成してモデリングを行ってもよい。さらに、ゲート配線幅をパラメータとして組み込んだモデル式を用いたモデリングを行ってもよい。

以上の方法により、複雑なパターンを含むトランジスタの特性を精度良く見積もることが可能となり、ひいては半導体集積回路のシミュレーションを容易且つ精度良く行うことが可能となる。

−設計方法の根拠−
次に、上述した本実施形態の設計方法において、ゲート突き出し部にゲートコンタクトパッドが形成されている場合、またはゲート突き出し部が折れ曲がり配線を形成している場合に、ゲート突き出し長を無限大とみなし、当該ゲート突き出し部からの応力の影響を無視できる理由について説明する。

まず、複雑なゲート配線形状がトランジスタ特性に与える影響を評価するパターンに関して説明する。図６（ａ）〜（ｃ）は、ゲートコンタクトパッド形状がトランジスタ特性に与える影響を評価するためのパターンを示す図であり、図７（ａ）、（ｂ）は、折れ曲がりの配線形状がトランジスタ特性に与える影響を評価するパターンを示す図である。図６及び図７に示すトランジスタ１０４は半導体基板内に形成された活性領域１０１と、ゲート絶縁膜（図示せず）を挟んで活性領域１０１を横断するように半導体基板上に設けられたゲート電極１０２とを有している。ゲート電極１０２のうち平面的に見て活性領域１０１から突き出た部分は図６、図７においてゲート突き出し部１０３として示している。また、図６、図７においてＷｇはゲート幅を示し、Ｅ１は図中下側のゲート突き出し長を示し、Ｅ２は図中上側のゲート突き出し長を示し、Ｅ３は活性領域１０１からＬ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４までの距離を示し、ＧＡ１、ＧＡ２は各々Ｌ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４におけるゲート配線長を示している。図３で示されたゲートコンタクト、ソースコンタクト、ドレインコンタクトは図示を省略しているが、ゲート電極１０２はゲートコンタクトを介して上層配線によりゲート端子に接続され、活性領域１０１はソースコンタクトおよび上層配線を介してソース端子に、ドレインコンタクトおよび上層配線を介してドレイン端子に、それぞれ接続されている。

本願発明者らは、ゲートコンタクトパッドの活性領域１０１から見た位置等がトランジスタ特性に与える影響を調べるため、図６（ａ）〜（ｃ）にそれぞれ示すＴｙｐｅ１〜Ｔｙｐｅ３までの３種類のゲートパターンを有するトランジスタの特性を測定した。また、Ｅ２を固定した状態でＥ１を変化させ、ゲートコンタクトパッドも折れ曲がり配線も存在しない場合にゲート突き出し長から加わる応力の影響を調べた。なお、図６（ａ）に示すＴｙｐｅ１ではゲート電極のほぼ中心部にコンタクトパッドが位置しており、図６（ｂ）、（ｃ）に示すＴｙｐｅ２とＴｙｐｅ３ではゲート電極の端とコンタクトパッドが重なっている。また、Ｔｙｐｅ３におけるＥ２の方がＴｐｙｅ２におけるＥ２よりも大きくなっている。Ｔｙｐｅ２でのＥ２は０．２５μｍ、Ｔｙｐｅ３のＥ３は１．０μｍである。実際のＬＳＩにおいては、Ｔｙｐｅ１、Ｔｙｐｅ３では図示された活性領域１０１のゲート幅方向の上方にさらに別の活性領域が配置される場合が多く、実際の測定パターンも配置しているが、本質的な結果に影響を与えないので、ここでは測定結果を解析しやすいように、Ｔｙｐｅ１〜Ｔｙｐｅ３の各々のパターンにおいてゲートコンタクトパッド１０９の形状を固定して、Ｅ２を各々のパターンで一定にし、Ｅ１のみを変化させている。

図８（ａ）は、ゲートコンタクトパッド形状とトランジスタの飽和電流値との関係の測定結果を示す図であり、（ｂ）は、ゲートコンタクトパッドや折れ曲がり配線が存在しない場合のゲート突き出し長と飽和電流値との関係の測定結果を示す図である。図８（ａ）に示すＴｙｐｅ１〜３は、図６（ａ）〜（ｃ）で示したものである。なお、評価したトランジスタのゲート長とゲート幅はそれぞれＬｇ＝０．０６μｍ、Ｗｇ＝０．４μｍである。図８（ａ）において、横軸はゲート突き出し長Ｅ１で、縦軸は単位長さ当りの飽和電流値である。また、図８（ｂ）は、Ｔｙｐｅ２とＴｙｐｅ３のパターンにおいて、図中上側のゲート突き出し長Ｅ２を変化させた場合のトランジスタ特性を示している。

図８（ａ）に示す結果から、Ｔｙｐｅ１〜Ｔｙｐｅ３のパターンでゲート突き出し長に対する飽和電流値の変化パターンはほとんど変わらないことが分かる。すなわち、Ｔｙｐｅ１〜Ｔｙｐｅ３のいずれの場合でもゲート突き出し長Ｅ１が１μｍ未満の範囲ではＥ１が大きくなるにつれて飽和電流Ｉｄｓａｔの値も単調に増加し、Ｅ１が１μｍを超えると、飽和電流値はほとんど変化しなくなることが分かる。従って、ゲート突き出し長Ｅ１が１μｍを超えると、ゲート突き出し長Ｅ１を無限大とみなせることが分かった。このことは、ゲートコンタクトパッドと活性領域１０１との距離が１μｍ以上である場合にも言えると考えられる。

さらに、図８（ｂ）に示す結果より、飽和電流値はＥ２に依存しないことが分かる。Ｔｙｐｅ３のパターンにおいては、片側のゲート突き出し長Ｅ２が１μｍであるので、ゲート突き出し長Ｅ２を無限大とみなせる。一方Ｔｙｐｅ１〜Ｔｙｐｅ２のパターンでの飽和電流値はＴｙｐｅ３でのパターンの飽和電流値とほとんど違いがないことから、ゲートコンタクトパッド形状が存在する場合にはゲート突き出し長を無限大とみなしてよいと考えられた。

また、図７（ａ）はＬ型折れ曲がり配線をモデル化したパターンであり、（ｂ）はＴ型折れ曲がり配線をモデル化したパターンである。そして、図９（ａ）、（ｂ）は、それぞれ図７（ａ）に示したＬ型折れ曲がり配線の形状と単位長さ当たりの飽和電流値との関係、および図７（ｂ）に示したＴ型折れ曲がり配線の形状と単位長さ当たりの飽和電流値との関係を示す図である。評価したトランジスタのゲート長とゲート幅はそれぞれＬｇ＝０．０６μｍ、Ｗｇ＝０．４μｍである。図９において横軸はゲート配線長（折れ曲がり位置からゲート電極の端部までの長さ）で、縦軸は飽和電流値である。また、図９（ｂ）で測定したトランジスタのゲート配線長は、ＧＡ１＝ＧＡ２である。

図９（ａ）に示す結果から、ゲート突き出し部がＬ型折れ曲がり配線になっているトランジスタにおいては、ＧＡ１が０．２μｍ以上であれば飽和電流値はほとんど変化しないことが分かった。また、図９（ｂ）に示す結果から、ゲート突き出し部がＴ型折れ曲がり配線になっているトランジスタにおいても、ＧＡ１およびＧＡ２が０．２μｍ以上であれば飽和電流値がほとんど変化しないことが分かった。また、活性領域１０１からＬ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４までの距離Ｅ３がトランジスタ特性に及ぼす影響は、ゲート配線長がトランジスタ特性に及ぼす影響に比べて小さいことも分かった。

以上のことから、ゲート突き出し部がＬ型折れ曲がり配線となっている場合にはＧＡ１＞０．２μｍ、Ｔ型折れ曲がり配線となっている場合にはＧＡ１＝ＧＡ２＞０．２μｍであればゲート突き出し長Ｅ１が無限大とみなせる飽和電流値とほぼ等しいことが分かる。実際の回路設計においてはＧＡ１＞０．２μｍのパターンが多いことから、実際の設計におけるパラメータの範囲内ではＬ型またはＴ型の折れ曲がりのパターンがあれば、当該パターンを有するゲート突き出し部のゲート突き出し長を無限大とほぼみなせることが分かる。

以上の説明では、活性領域１０１からＬ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４までの距離Ｅ３がトランジスタ特性に与える影響は比較的小さいと仮定したが、さらなる高精度化を目指す場合にはトランジスタ特性のゲート配線長への依存性をモデリングすることが望ましい。その場合は、活性領域１０１からＬ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４までの距離Ｅ３とゲート配線長ＧＡ１の関数でモデリングすればよい。この際には、Ｅ３とＧＡ１を含む一般的な多項式を用いた式にフィッティングをかけて実測データに合うようにすればよい。また、テーブル参照モデルで扱ってもよい。また、図示していないが、ゲート配線幅もトランジスタ特性を見積もる上で重要なパラメータであり、さらなる高精度化のためには、これをモデリング式に加えることが好ましい。

次に、折れ曲がり配線からの応力の影響が、直線状のゲート突き出し部からの応力の影響に比べて小さくなる理由を以下に説明する。

図１０（ａ）、（ｂ）は、それぞれＬ型およびＴ型の折れ曲がり配線における応力のかかり方を説明するための図である。同図において、１０１は活性領域、１０２はゲート電極、１０４はトランジスタ、１０５はＳｉＮなどの絶縁体からなるサイドウォール、１０６はサイドウォールが縮む際に加わる圧縮応力であってトランジスタの駆動力を減少させる圧縮応力、１０７はゲート突き出し部１０３内に伝わる圧縮応力、１０８はトランジスタ１０４の駆動力を増加させる応力、Ｌｇはゲート長、Ｗｇはゲート幅、Ｅ３は活性領域１０１からＬ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４までの距離をそれぞれ示す。

図１０（ａ）、（ｂ）から分かるように、折れ曲がり配線があると、トランジスタからみて引っ張り応力の成分が発生することが分かる。圧縮応力と引っ張り応力とが互いに打ち消しあうため、活性領域１０１からＬ型折れ曲がり配線１１３またはＴ型折れ曲がり配線１１４までの距離Ｅ３がトランジスタの性能に与える影響は結果として小さくなる。また、Ｌ型折れ曲がり配線よりはＴ型折れ曲がり配線の方が大きい引っ張り応力を生じるため、トランジスタの駆動力は大きくなる。そして、飽和電流値はＴ型折れ曲がり配線１１４までの距離Ｅ３が長くなるほど小さくなり、トランジスタ特性が劣化することが分かる（図９（ｂ）参照）。

以上で説明した理由により、本実施形態の設計方法においては、ゲートコンタクトパッドや折れ曲がりの配線があればゲート突き出し長をほぼ無限大とみなし、片側のゲート突き出し長のみを考慮してモデリングを行うことができる。また、ゲート突き出し部の形状が直線状である場合でも、ゲート突き出し長が１μｍ以上であればゲート突き出し長を無限大とみなすことができる。

図１１（ａ）、（ｂ）は、実際の設計されるＬＳＩにおいて、複雑なゲート配線パターンに適用されるパターン分類を示す図である。図１１（ａ）は活性領域から見て片方のみに折れ曲がり配線がある場合であり、（ｂ）は活性領域から見て両方に折れ曲がり配線がある場合を示している。ゲート電極にはコンタクトを接続させる必要があるため、コンタクトパッド部が必要になる。従って、１つのトランジスタについて、ゲート電極の両端のうち片方には必ずゲートコンタクトパッドまたはゲートコンタクトパッドに接続するための折れ曲がりの配線が形成されている。そのため、ゲート電極の端部の片方は必ず無限大とみなすことができ、ゲート突き出し長の短い方のゲート突き出し部に注目してモデリングすることができる。また、図１１（ｂ）に示すように、活性領域から見て両側にゲートコンタクトパッドと折れ曲がり配線とが存在する場合には、両方のゲート突き出し部についてのゲート突き出し長を無限大として扱えばよい。

なお、折れ曲がり配線のゲート配線長が半導体集積回路におけるゲートピッチよりも長い場合、折れ曲がり配線からトランジスタが受ける影響は飽和する。ほとんどの場合、ゲート配線長はゲートピッチよりも長くなっており、このことからも、折れ曲がり配線が存在すればトランジスタが当該配線から受ける応力の影響が飽和することが分かる。

（第３の実施形態）
本発明の第３の実施形態として、第１および第２の実施形態で説明した設計方法を用いて回路シミュレーションを行う方法を説明する。

図１２は、第３の実施形態に係る回路シミュレーション装置の構成を示すブロック図である。同図に示すように、回路シミュレーション装置は、回路シミュレーション実行手段２００とを備えている。

回路シミュレーション実行手段２００には、マスクレイアウトデータ２０１から設計ツール等により抽出されたネットリストと、デバイス特性の実測値であるデバイス特性データ２０４から抽出されたパラメータ２０７とが入力される。

具体的には、まず、解析対象の回路の設計情報を有するマスクレイアウトデータ２０１から第１のトランジスタ形状認識手段２０２によりトランジスタサイズデータ２０３ａが抽出され、このトランジスタサイズデータ２０３ａがネットリスト２０３としてＳＰＩＣＥなどに代表される回路シミュレーション実行手段２００に入力される。なお、第１のトランジスタ形状認識手段２０２では、ゲート長、ゲート幅の他、ゲート突き出し部の図形の頂点の認識、および頂点のカウントも実行される。例えばゲート突き出し部の図形の頂点が、活性領域上に位置する頂点を除いて、２個であれば単純なゲート突き出し部になり、３個以上（実際は４個以上）では何らかの折れ曲がりあるいはゲートコンタクトパッドが存在することになる。この際に、コンタクトレイヤの有無によって折れ曲がり配線かゲートコンタクトパッドかを認識することも可能である。また、本実施形態の回路シミュレーション方法において、第１のトランジスタ形状認識手段２０２は、各ゲート突き出し部を認識し、そのゲート突き出し長を認識する。折れ曲がり配線が存在する場合には、活性領域から当該折れ曲がり配線までの距離とゲート配線長とがさらに抽出されてもよい。

一方、パラメータ２０７に含まれるデータは、デバイス特性データ２０４となる実測用デバイスの実測値から導かれる。デバイス特性データ２０４は、トランジスタの場合、ゲート長Ｌｇとチャネルの幅（ゲート幅Ｗｇ）とでサイズを規定し、互いにサイズが異なる実測用トランジスタの電気特性を測定する。また、本実施形態の回路シミュレーション方法では、例えば図６、図７に示すような実測用トランジスタを用いて、ゲート突き出し長Ｅ１、Ｅ２、活性領域からＬ型またはＴ型折れ曲がり配線までの距離Ｅ３とゲート配線長ＧＡ１などの応力に関係する要素についても条件を変えて飽和電流値などを測定する。

次に、デバイス特性データ２０４から第２のトランジスタ形状認識手段２０５を用いて、実測したトランジスタのゲート突き出し長Ｅ１、Ｅ２、活性領域からＬ型またはＴ型折れ曲がり配線までの距離Ｅ３とゲート配線長ＧＡ１の認識を行う。

次に、トランジスタ形状認識手段２０５により抽出された、トランジスタに加わる応力の指標となるトランジスタのゲート突き出し長Ｅ１、Ｅ２、活性領域からＬ型またはＴ型折れ曲がり配線までの距離Ｅ３とゲート配線長ＧＡ１に基づいて、それぞれ同一ゲート長Ｌｇとチャネル幅（ゲート幅）Ｗｇのトランジスタに対して複数のパラメータ抽出２０６の操作を行う。図１２では、互いに異なる応力を受ける３種類のトランジスタについて、応力のパラメータをもとにパラメータ抽出２０６ａ、２０６ｂ、２０６ｃが行われる例が示されている。ここで、第２の実施形態で説明したように、ゲートコンタクトパッドや折れ曲がり配線があればゲート突き出し長を無限大として扱い、ゲートコンタクトパッドおよび折れ曲がり配線のいずれもが形成されないゲート突き出し部のゲート突き出し長を用いてパラメータ抽出を行う。また、ゲート突き出し長が１μｍ以上である場合にも、ゲート突き出し長が無限大としてパラメータ抽出を行う。なお、このパラメータ抽出２０６の段階では、得られたデバイス特性データ２０４を応力に応じたモデルパラメータ群２０７ａ、２０７ｂ、２０７ｃを有するパラメータ２０７に置き換える操作を行う。また、このパラメータ抽出に際しては、第１の実施形態で説明した式（１）を用いたデバイスモデリングを行う。

次に、トランジスタに加わる応力の指標になる事項に基づいて、集積回路に含まれるトランジスタと、そのトランジスタに適用するべきパラメータとを対照させる情報を含む参照テーブル２０９を作成する。この参照テーブル２０９の情報に基づいて、トランジスタサイズデータ２０３ａに対応する最適なパラメータ２０７Ａが選択され、回路シミュレーション実行手段２００により回路動作がシミュレーションされる。

これにより、トランジスタのゲート突き出し部からに対する影響を反映した回路シミュレーションの出力結果２０８を得る。

なお、参照テーブルを用いずにネットリスト２０３に含まれるトランジスタサイズデータ２０３ａをあらかじめ修正しておいてもよい。

本実施形態の回路シミュレーション方法によれば、ゲートコンタクトパッドや折れ曲がり配線があればゲート突き出し長を無限大として扱うなど、比較的少ない演算量でゲート突き出し部から受ける応力の影響を考慮した高精度の回路シミュレーションを行うことができる。

本発明の設計方法および回路シミュレーション方法は、ＬＳＩなどの集積化された半導体回路装置の設計に利用される。

ゲート終端部における応力のかかり方を説明した平面図である。 （ａ）、（ｂ）は応力とトランジスタにおけるキャリア移動度との関係を説明した斜視図である。 ゲート突き出し長がトランジスタ特性に与える影響を評価するためのパターンの一例を示す平面図である。 ゲート突き出し長Ｅ１と飽和電流値の変化率との関係を示すグラフである。 式（３）において、ゲート幅Ｗｇに係る係数と相関係数及び誤差の関係を示す図である。 （ａ）〜（ｃ）は、ゲートコンタクトパッドが形成されたゲート電極を有するトランジスタのパターン例を示す図である。 （ａ）は一端にゲートコンタクトパッドが設けられ、他端がＬ型の折れ曲がり配線１１３となっているトランジスタのパターンを示す図であり、（ｂ）は、一端にゲートコンタクトパッドが設けられ、他端がＴ型の折れ曲がり配線となっているトランジスタのパターンを示す図である。 （ａ）は、ゲートコンタクトパッド形状とトランジスタの飽和電流値との関係の測定結果を示す図であり、（ｂ）は、ゲートコンタクトパッドや折れ曲がり配線が存在しない場合のゲート突き出し長と飽和電流値との関係の測定結果を示す図である。 （ａ）、（ｂ）は、それぞれ図７（ａ）に示すＬ型折れ曲がり配線の形状と単位長さ当たりの飽和電流値との関係、および図７（ｂ）に示すＴ型折れ曲がり配線の形状と単位長さ当たりの飽和電流値との関係を示す図である。 （ａ）、（ｂ）は、それぞれＬ型およびＴ型の折れ曲がり配線における応力のかかり方を説明するための図である。 （ａ）、（ｂ）は、実際の設計されるＬＳＩにおいて、複雑なゲート配線パターンに適用されるパターン分類を示す図である。 第３の実施形態に係る回路シミュレーション装置の構成を示すブロック図である。 一般的なＭＯＳトランジスタを示す平面図である。

符号の説明

１０１ 活性領域
１０２ ゲート電極
１０３ ゲート突き出し部
１０４ トランジスタ
１０５ サイドウォール
１０６、１０７ 圧縮応力
１０８ａ、１０８ｂ 応力
１０９ ゲートコンタクトパッド
１１０ ゲートコンタクト
１１１ ソースコンタクト
１１２ ドレインコンタクト
１１３ Ｌ型折れ曲がり配線
１１４ Ｔ型折れ曲がり配線
２００ 回路シミュレーション実行手段
２０１ マスクレイアウトデータ
２０２ 第１のトランジスタ形状認識手段
２０３ ネットリスト
２０３ａ トランジスタサイズデータ
２０４ デバイス特性データ
２０５ 第２のトランジスタ形状認識手段
２０６ パラメータ抽出
２０６ａ、２０６ｂ、２０６ｃ パラメータ抽出
２０７、２０７Ａ パラメータ
２０７ａ、２０７ｂ、２０７ｃ モデルパラメータ群
２０８ 出力結果
２０９ 参照テーブル

Claims (17)

1. 活性領域と、前記活性領域を跨ぐように配置され、平面的に見て前記活性領域の両側に突き出したゲート突き出し部を含むゲート電極とを有するトランジスタを備えている半導体集積回路の設計方法であって、
   前記トランジスタの飽和電流値の変化率が、前記ゲート突き出し部の長さであるゲート突き出し長と、前記トランジスタのゲート幅に係数Ａを掛けた値との和に反比例することを用いてモデリングするステップ（ａ）を含んでいることを特徴とする半導体集積回路の設計方法。
2. 前記ゲート幅の係数Ａは０．１以上で且つ０．５以下であることを特徴とする請求項１に記載の半導体集積回路の設計方法。
3. 前記ステップ（ａ）は、
   前記ゲート突き出し部の各々について図形の頂点を認識し、前記頂点から前記活性領域上に位置する頂点を除いたもののを数をカウントするステップ（ａ１）を含み、
   前記ステップ（ａ１）でカウントされた頂点の数が２個であるとき、少なくとも前記ゲート突き出し長が所定の範囲にあれば、前記トランジスタの飽和電流値の変化率が、前記ゲート突き出し長と、前記トランジスタのゲート幅に前記係数Ａを掛けた値との和に反比例するとしてモデリングを行うことを特徴とする請求項１または２に記載の半導体集積回路の設計方法。
4. 前記ステップ（ａ）では、前記ステップ（ａ１）でカウントされた頂点の数が３個以上であるとき、前記ゲート突き出し長を無限大とみなしてモデリングすることを特徴とする請求項３に記載の半導体集積回路の設計方法。
5. 前記ステップ（ａ１）でカウントされた頂点の数が３個以上である前記ゲート突き出し部には、コンタクトに接続するためのゲートコンタクトパッドが形成されていることを特徴とする請求項４に記載の半導体集積回路の設計方法。
6. 前記ステップ（ａ１）でカウントされた頂点の数が３個以上である前記ゲート突き出し部は、折れ曲がり配線を形成していることを特徴とする請求項４に記載の半導体集積回路の設計方法。
7. 前記折れ曲がり配線のゲート配線長が前記半導体集積回路におけるゲートピッチよりも長いことを特徴とする請求項６に記載の半導体集積回路の設計方法。
8. 前記ステップ（ａ）では、前記ゲート突き出し長が１μｍ以上である場合、前記突き出し長を無限大とみなしてモデリングすることを特徴とする請求項１〜７のうちいずれかに記載の半導体集積回路の設計方法。
9. 前記ステップ（ａ）では、前記ステップ（ａ１）でカウントされた頂点の数が３個以上であり、前記ゲート突き出し部が折れ曲がり配線を形成している場合、前記活性領域から折れ曲がり部分までの距離と、ゲート配線長とを含む多項式を用いてモデリングを行うことを特徴とする請求項１〜３のうちいずれかに記載の半導体集積回路の設計方法。
10. 前記ステップ（ａ１）で用いられる前記多項式は、ゲート配線幅をさらに含んでいることを特徴とする請求項９に記載の半導体集積回路の設計方法。
11. 活性領域と、前記活性領域を跨ぐように配置され、平面的に見て前記活性領域の両側に突き出したゲート突き出し部を含むゲート電極とを有するトランジスタを備えている半導体集積回路の回路シミュレーション方法であって、
    マスクレイアウトデータからゲート長、ゲート幅、前記ゲート突き出し部のゲート突き出し長、および前記頂点から前記活性領域上に位置する頂点を除いたものの数を含むトランジスタサイズデータを抽出するステップ（ａ）と、
    前記ステップ（ａ）で抽出された前記トランジスタサイズデータを回路シミュレーション実行手段に入力するステップ（ｂ）と、
    ゲート突き出し長が異なる複数の実測用トランジスタの電気特性を測定して飽和電流値を含むデバイス特性データを得るステップ（ｃ）と、
    前記複数の実測用トランジスタのゲート長およびゲート幅と、ゲート突き出し部のゲート突き出し長を含むゲート突き出し部から加わる応力のパラメータとを用いて前記デバイス特性データから前記複数の実測用トランジスタの飽和電流についてパラメータ抽出を行うステップ（ｄ）と、
    前記ステップ（ｄ）で抽出されたパラメータを前記回路シミュレーション実行手段に入力するステップ（ｅ）と、
    前記回路シミュレーション実行手段が、前記トランジスタサイズデータおよび前記ステップ（ｅ）で入力されたパラメータとを用いて前記半導体集積回路の動作をシミュレーションするステップ（ｆ）とを備え、
    前記ステップ（ｃ）および前記ステップ（ｄ）では、前記複数の実測用トランジスタの各々について、飽和電流値の変化率が、ゲート突き出し長と、前記各実測用トランジスタのゲート幅に係数Ａを掛けた値との和に反比例することを用いてモデリングすることを特徴とする回路シミュレーション方法。
12. 前記係数Ａは０．１以上で且つ０．５以下であることを特徴とする請求項１１に記載の回路シミュレーション方法。
13. 前記ステップ（ｃ）は、
    前記各実測用トランジスタのゲート突き出し部の各々について図形の頂点を認識し、前記頂点から前記活性領域上に位置する頂点を除いたもののを数をカウントするステップ（ｃ１）を含み、
    前記ステップ（ｃ１）でカウントされた頂点の数が２個であるとき、少なくとも前記各実測用トランジスタのゲート突き出し長が所定の範囲にあれば、前記トランジスタの飽和電流値の変化率が、前記ゲート突き出し長と、前記各実測用トランジスタのゲート幅に前記係数Ａを掛けた値との和に反比例するとしてモデリングを行うことを特徴とする請求項１２に記載の回路シミュレーション方法。
14. 前記ステップ（ｃ）は、前記ステップ（ｃ１）でカウントされた頂点の数が３個以上であるとき、前記各実測用トランジスタのゲート突き出し長を無限大とみなしてモデリングするステップ（ｃ２）を含むことを特徴とする請求項１３に記載の回路シミュレーション方法。
15. 前記ステップ（ｃ１）でカウントされた頂点の数が３個以上である前記各実測用トランジスタのゲート突き出し部は、折れ曲がり配線を形成していることを特徴とする請求項１３に記載の回路シミュレーション方法。
16. 前記ステップ（ｃ１）でカウントされた頂点の数が３個以上である前記各実測用トランジスタのゲート突き出し部は、折れ曲がり配線を形成していることを特徴とする請求項１３に記載の回路シミュレーション方法。
17. 前記ステップ（ｃ）では、前記各実測用トランジスタのゲート突き出し長が１μｍ以上である場合、前記突き出し長を無限大とみなしてモデリングすることを特徴とする請求項１３のうちいずれかに記載の回路シミュレーション方法。

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