JP5148354B2 - 集積回路のモデル化方法および集積回路 - Google Patents

Description

本発明は集積回路に関し、特に集積回路のモデル化に関し、さらに絶縁ゲート電界効果トランジスタ（MOSFET）に関する。

多くのMOSFETシミュレーションが現在利用可能である。例えばカリフォルニアのバークレイ大学電子技術及びコンピュータ科学学部で利用できるBSIM3v3.2モデルがあり、特にWeidong Liu及び他による1997-1998発行のユーザマニュアルがある。

この種のモデルは、集積回路設計者により用いられ、キャリア移動度、スレッシュホールド電圧、及びドレイン電流などの必要な電子特性についてMOSFETを定義しシミュレートする。

これらのシミュレーションモデルを用いてシミュレートされた性能が、最終的につくられたMOSFETに期待された真の性能に合わないという場合がある。

本発明はこの問題に対する解決策を提供する。

本発明の目的は、トランジスタのモデリングを提供し、最終的につくられるトランジスタの真の性能をシミュレーションモデルを用いてシミュレートされた性能に近づけることである。

本発明の他の目的は、MOSFETを含む集積回路をつくることであり、その電子的特性は、特に移動度に関して、対象とする用途の機能において調整され改良することができる。

本発明は、トランジスタの電子特性、例えば移動度、スレッシュホールド（しきい）電圧、またはドレインソース抵抗などが、トランジスタのチャネルに加えられる機械的応力の関数として変化することにより得られるものである。機械的応力は、製造プロセスの結果としてのものであり、特に例えば浅い溝分離法（STI）領域などのトランジスタの動作領域を広げる電気的に絶縁の領域を形成する結果としてのものである。

本発明は、少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路のモデル化方法であって、前記トランジスタの動作領域に加えられる機械的応力を表すパラメータa_eqが、前記トランジスタの電気的パラメータ、例えばキャリア移動度、スレッシュホールド電圧、ドレイン／ソースアクセス抵抗を決定するにあたり、定義され考慮に入れられる方法を提供する。

ある単純な状況においては、本発明の方法により、応力パラメータを考慮して、電気的パラメータを直接計算することができる。

しかしながら一般的なルールとして、本発明は既存の標準的または非標準的なシミュレーションモデルを補う。例えばそれは、トランジスタのより精錬された電気的パラメータを決定するために、既存のモデルで用いられる既存のモデルの入力パラメータを修正することにより行われる。

例えば、室温でのキャリアの低電界移動度μ０は、機械的応力を直接表すために本発明の方法が修正するパラメータの１つである。一度修正されると、このパラメータμ０は、既存のモデル、例えば上述のBSIM3v3.2モデルに組み込まれ、トランジスタの電気的ふるまいにおける２次的効果を特に考慮に入れたより精錬されたパラメータである、有効キャリア移動度μeffを決定するのに用いられる。

このようにして分析していくと最終的に、電気的パラメータμ_effが決定され、トランジスタの動作領域における機械的応力の効果を表す。

同様に、チャネルRdswの単位幅当たりの散在するドレイン／ソース抵抗は、本発明に従った方法を用いて機械的応力を規定し、容易に決定することができるパラメータであり、ドレイン／ソース抵抗Rdsを決定するために連続して既存のモデルに組み込まれる。

同じことが後述のパラメータにも当てはまる。例えば、
Vth0：ゲート／ソース電圧が０で、チャネル幅が大きい場合のスレッシュホールド電圧
K1：第１順序体効果係数
K2：第２順序体効果係数
K3：狭チャネル幅係数
K3b：K3基盤効果係数
Dvt0：スレッシュホールド電圧の短チャネル効果の第１係数
Dvt0W：スレッシュホールド電圧で短チャネル長の、短チャネル効果の第１係数
Eta0：しきい値より下の領域の係数を少なくするドレイン起因障壁
Etab：しきい値より下のDIBL効果の体バイアス係数
これらは、一度本発明に従った方法により決定され、機械的応力を規定すると、BSIM3v3.2モデルに組み込まれ、スレッシュホールド電圧を決定する。

本発明の実施形態によると、「有用な」動作領域は、前記動作領域の全部または一部として定義される。この有用動作領域は、矩形内にある動作領域の一部とすることができ、チャネルの幅方向の矩形の横寸法は、チャネルの幅に等しく、チャネルの幅方向にあるチャネルの各端は、ゲートの対応する側面から所定の境界距離のところにある。その距離は、動作領域の接触端子が必要とする最小距離の約１０倍程度とすることができる。

応力パラメータは、好ましくはトランジスタのゲートと有用動作領域の端との間の前記トランジスタのチャネルの長さ方向における距離を表す幾何学的パラメータa_eqである。

従って本発明は、かなり単純な一次元の幾何学的パラメータ、この例では距離が、３次元機械的応力のトランジスタの電気的パラメータに対する効果を表している。

トランジスタの有用動作領域は矩形であり、前記ゲートは、幾何学的に同一となるソースおよびドレイン領域を定義するよう有用動作領域の中央に位置する場合、応力パラメータa_eqは、ゲートの側面とソースまたはドレイン領域の対応する端との間のチャネルの長さ方向の距離aとして定義される。

しかしながら、トランジスタは常には矩形の有用動作領域および動作領域の中央に位置するゲートを持たない。また、トランジスタの有用動作領域が幾何学的に異なるソースおよびドレイン領域を含む場合、ゲートとソース領域の端との間のチャネルの長さ方向の第１距離を表す第１幾何学的パラメータa_sが定義される。ゲートとドレイン領域との間のチャネルの長さ方向の距離を表す第２幾何学的パラメータa_dが定義される。

応力パラメータa_eqが、前記第１幾何学的パラメータと前記第２幾何学的パラメータとを用いる式により定義される。

例えば、応力パラメータは、1/(1/2a_s＋1/2a_d)に等しく定義される。

トランジスタの有用動作領域は少なくとも１つのソースまたはドレイン領域を含み、それぞれの側面には鈍角がない場合、そしてソースまたはドレイン領域はｎの個々の矩形領域に分けることができてｎが１以上である場合、それぞれの領域は、幅W_iとゲートからチャネルの長さ方向で距離a_iにある個々の端により定義される。

対応する幾何学的パラメータa_sまたはa_dがW／｛ΣW_i／a_i｝に等しく、Wは前記トランジスタのチャネル幅であるとすることができる。

一方で、トランジスタの有用動作領域は少なくとも１つのソースまたはドレイン領域を含み、その少なくとも１つの側面は少なくとも１つの鈍角を有する場合、対応するパラメータa_sまたはa_dは無限大として扱われる。

同様に簡単にするため、有用動作領域の個々の領域の個々の距離が、有用動作領域の矩形を広げる境界距離に等しい場合、個々の距離a_iは、無限大に等しいとして扱われる。

本発明の一形態では、
・動作領域が必要とする最小距離などの参照距離に対して決定された電気的パラメータの値
・トランジスタの応力パラメータの値
・必要とされる最小距離などの前記参照距離の値
・電気パラメータに関連し前記トランジスタのチャネルの幅および長さに依存した係数
を含む式により前記トランジスタの電気パラメータPが定義される。

応力パラメータが幾何学的パラメータa_eqである場合、関連する電気パラメータPは例えば次の式で定義される。

P＝Pa_min（１+CP_L,W（１−a_min／a_eq））
Pa_minは、前記動作領域が必要とする最小距離a_minについて決定された電気パラメータPの値であり、CP_L,WはパラメータPに関連する係数である。

この場合、前記係数CP_L,Wの決定は例えば次のステップを含む。

・複数の参照トランジスタが生成され、チャネルの幅および長さについての異なる参照値Wref、Lref、および前記応力パラメータについての異なる値をもつ。

・前記電気パラメータPの値は、生成された各参照トランジスタについて測定される。

・値Wref、Lrefの各組について、参照係数CP_Lref,Wrefが式Y＝１＋CP_Lef,WrefXの直線の傾きとして定義され、ここでY＝P/P_minかつX＝１−a_min/a_eqである。

・係数CP_L,Wが、前記参照係数から、可能であれば補間を用いて前記トランジスタのチャネルの幅Wおよび長さLを考慮に入れて決定される。

本発明はさらに、少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路をモデル化するシステムを提供する。

本発明の一形態によると、システムは、前記トランジスタの動作領域に加えられる機械的応力を表すパラメータを定義する生成手段と、前記応力パラメータを考慮して前記トランジスタの電気パラメータを決定する処理手段とを含む。

本発明の一形態では、生成手段は、有用動作領域を前記動作領域の一部または全部として範囲を定め、前記応力パラメータは、前記トランジスタのゲートと前記有用動作領域の端との間のトランジスタのゲートの長さ方向の距離を表す幾何学的パラメータa_eqである。

本発明の一形態では、トランジスタの有用動作領域は矩形であり、ゲートは、幾何学的に同一なソースおよびドレイン領域の範囲を定めるための有用動作領域の中心にあり、生成手段は、応力パラメータa_eqを、ゲートの側面と前記ソースまたはドレイン領域の対応する端との間のチャネルの長さ方向の距離として範囲を定める。

本発明の他の形態では、トランジスタの有用動作領域は、幾何学的に異なるドレインおよびソース領域を含み、前記生成手段は、前記ゲートと前記ソース領域の端との間のチャネルの長さ方向の第１距離を表す第１幾何学的パラメータa_sと、前記ゲートと前記ドレイン領域の端との間のチャネルの長さ方向の距離を表す第２幾何学的パラメータa_dとを定義し、生成手段は、前記第１幾何学的パラメータと第２幾何学的パラメータとをつなげる式により前記応力パラメータを定義する。

本発明の一形態では、処理手段は、次の値を含む式によりトランジスタの電気パラメータを定義する。
・動作領域が必要とする最小距離などの参照距離に対して決定された電気的パラメータの値
・トランジスタの応力パラメータの値
・必要とされる最小距離などの前記参照距離の値
・電気パラメータに関連し前記トランジスタのチャネルの幅および長さに依存した係数

関連する電気パラメータPは、式P＝Pa_min（１+CP_L,W（１−a_min／a_eq））で定義することができ、Pa_minは、前記動作領域が必要とする最小距離a_minについて決定された電気パラメータPの値であり、CP_L,Wは前記パラメータPに関連する係数である。

モデル化装置は、複数の参照トランジスタが生成されて、チャネルの幅および長さについての異なる参照値Wref、Lref、および前記応力パラメータについての異なる値をもつ。

さらに処理装置は、
・電気パラメータPの値は、生成された各参照トランジスタについて測定する測定手段。

・値Wref、Lrefの各組について、を式Y＝１＋CP_Lef,WrefXの直線の傾きとして定義される参照係数CP_Lref,Wrefを計算する第１計算手段。ここでY＝P/P_minかつX＝１−a_min/a_eqである。

・係数CP_L,Wを、前記参照係数CP_Lref,Wrefから、可能であれば補間を用いて前記トランジスタのチャネルの幅Wおよび長さLを考慮に入れて計算する第２計算手段。

トランジスタをつくるため、本発明はまた、例えば室温の低電界キャリア移動度、スレッシュホールド電圧などの関数としてトランジスタの動作領域の形を調整する。

いいかえると、本発明に従ったモデル化方法を用いて動作領域の所定の幾何学的パラメータについて関連する電気的パラメータを決定することが可能である。その結果、逆に集積回路をつくるために、関連する電気的パラメータについての要求値をつくるトランジスタの動作領域の幾何学的パラメータを決定することが可能である。

いいかえると、本発明はまた、少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路の製作方法であって、前記トランジスタの動作領域に加えられる機械的応力を表すパラメータを用いて、前記トランジスタの動作領域の形が定義され、上述の方法に従ったモデル化方法により決定されたトランジスタの少なくとも１つの電気的パラメータの要求値を規定し、前記応力パラメータを規定する方法を提供する。

従って、トランジスタの有用領域の外形は、移動度の観点で、トランジスタの最適化するよう調節することができ、例えばドレイン／ソース抵抗をさらに減らすことになり、MOSFETの場合に特に有益である。

一形態では、有用動作領域が、前記動作領域の全部または一部として定義され、前記応力パラメータが、前記トランジスタのゲートと前記有用動作領域の端との間の前記トランジスタのチャネルの長さ方向の距離を表す幾何学的パラメータa_eqである。

従って、トランジスタがNMOSトランジスタであり、幾何学的パラメータa_eqが動作領域の接触端子に必要な最小距離a_minの２倍以上である場合、動作領域の長さが前記必要とされる最小距離に等しいトランジスタに比べてキャリア移動度の改善が特に得られる。

同様に、トランジスタが、幾何学的パラメータが最小距離の２倍以上である８０％以上についてのNMOSトランジスタを複数含む少なくとも１つのブロックを含む場合、集積回路のブロック全体が移動領域に関して利点を持つと考えられる。

これらの利点は、トランジスタがPMOSトランジスタの場合に、特に移動度に関しても得られる。この場合、幾何学的パラメータa_eqは、必要とされる最小距離の２倍より小さいことが好ましい。

同様に、移動領域に関してこの利点は、幾何学的パラメータが最小距離の２倍以上である８０％以上についてのPMOSトランジスタを複数含む少なくとも１つのブロックを含む集積回路に当てはまる。

本発明は少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路を提供する。

本発明の一形態によると、トランジスタの動作領域は動作領域の一部または全体として定義される有用動作領域を含み、トランジスタのゲートと有用動作領域の端との間のトランジスタのチャネルの長さ方向の距離a_eqは、動作領域の接触端子が必要とする最小距離とは異なる集積回路。

一形態では、トランジスタはNMOSトランジスタであり、距離a_eqは最小距離a_minの２倍より大きい。

一形態では、トランジスタが、複数のNMOSトランジスタを含む少なくとも１つのブロックを含み、NMOSトランジスタの８０％以上が、最小距離の２倍以上の幾何学的パラメータをもつ。

一形態では、トランジスタがPMOSトランジスタであり、距離a_eqが最小距離a_minの２倍より小さい。

本発明の一形態では、集積回路は、前記トランジスタが、複数のPMOSトランジスタを含む少なくとも１つのブロックを含み、PMOSトランジスタの８０％以上が、最小距離の２倍以下の幾何学的パラメータをもつ。

上述のいずれかの形態において、有用動作領域は、矩形内に含まれる動作領域の一部であり、チャネルの幅方向への矩形の横寸法は、チャネルの幅に等しく、チャネルの幅方向にあるチャネルの各端は、前記ゲートの対応する側面からの所定の境界距離にあり、例えば境界距離は、必要とされる最小距離a_minの約１０倍程度である。

図１は、トランジスタのレイアウト概略図から、トランジスタの動作領域に加えられる機械的応力を表す応力パラメータをつくる生成手段MLBを示している。材料の用語では、生成手段は、トランジスタレイアウト概略図から、トランジスタの寸法パラメータ、例えばチャネルの長さ及び幅を、接続における情報と同様に引くものであると業界の者に知られる減算器とすることができる。

一度この応力パラメータが決定されると、詳細に後述するように、マイクロプロセッサでソフトウェアとして実現される処理手段MTは、例えば応力パラメータを規定するトランジスタの電気パラメータPのうちすくなくともいくつかを決定する。

電気パラメータPは、室温での低電界キャリア移動度μ０とすることができ、例えばゲート／ソース電圧が０で長いチャネルにおけるスレッシュホールド電圧Vth0、又はチャネルの単位幅あたりの散在するソース／ドレイン抵抗とすることができる。

これらの電気パラメータPは、トランジスタの動作領域に加えられる応力を説明するものであるが、先に述べたバークレー大学のBSIM3v3.2などの標準BSIMシミュレーションモデルに入れることができる。このモデルは、有効移動度μ_eff、ドレイン／ソース抵抗Rds、及びスレッシュホールド電圧Vthなどの、別のより高度なパラメータを計算するのに用いられる。その一方で、BSIMモデルから得られたパラメータも、トランジスタの動作領域に加えられる応力を規定する。

動作領域に加えられる全ての３次元応力は、実際は１次元パラメータである応力パラメータを用いて説明可能であることが分かっている。１次元パラメータは、より正確にはトランジスタのゲートと動作領域の端との間のトランジスタのチャネルの長さ方向の距離を表す幾何学的パラメータa_eqである。

図２に示すように、PMOSトランジスタの動作領域は矩形である。ゲートGRは、動作領域の中央に配置され、幾何学的には同等であるソース及びドレイン領域S及びDを定義する。応力パラメータa_eqは、ゲートの側面FLCとソース又はドレイン領域、ここではソース領域の端BRDとの間のチャネルの長さL方向の距離aとして定義される。

補足するとこの距離aは、ソース又はドレイン領域の接触端子CTを構成するのに必要な最小距離a_minとは別のものとすることができる。

図３は、値aに対する移動度μ０と値a_minに対する移動度μ０との間の距離aの比率の関数の変形例を示している。補足すると移動度μ０は、NMOSトランジスタのaについて増加し（カーブC1NMOS）、PMOSトランジスタのaについて減少する（カーブC1PMOS）。その一方で、PMOSトランジスタについては、aがa_minより小さい場合、移動度が増加する。

トランジスタの動作領域が、幾何学的に異なるソース及びドレイン領域を含む場合、第１幾何学的パラメータa_sは、ゲートとソース領域の端
との間のチャネルの長さ方向の第１距離を表すよう定義される。

第２幾何学的パラメータa_dは、ゲートとドレイン領域の端との間のチャネルの長さ方向の距離を表すよう定義される。この応力パラメータa_eqは、次の式で定義される。

a_eq＝１／（１／２a_s＋１／２a_d） 式（１）

ソース及びドレイン領域が幾何学的に異なるようにできるだけでなく、図４（a）、または図５（a）及び図６の場合のように不規則ともすることができる。

幾何学的に不規則なソース及びドレイン領域は、図４（a）及び図５（a）の右側に示されるように鋭角ANGFを有しており、図５（a）の右側及び図６に示されるように鈍角ANGOを有するものとは区別される。

ここで図４（a）を参照すると、ソース領域S及びドレイン領域Dを示している。このそれぞれの側面には鈍角がなく、関連領域の直角の端で鋭角を、ここでは９０°に等しい角として定義する。

ソース領域Sは、ｎの個々の領域RG_i（ここでｎ＝４）に分割される。それぞれの領域RG_iは、それぞれの幅W_iと、ゲートGRからチャネルの長さLの方向にそれぞれの距離a_iだけ離れたところにあるそれぞれの端BEL_iとを有している。

幾何学的パラメータa_sは、後述の式で定義される。

ここで、Wはチャネルの全体幅である。

同様にドレイン領域Dは、４つの各領域に分けられる。各領域は、それぞれの幅W_iを有し、一番端がゲートGRの対応する側面からそれぞれ距離b_iだけ離れたところにある。

幾何学的パラメータa_dは、後述の式により定義される。

モデル化という観点からは、図４（a）のTMOSトランジスタは、図４（b）のTMOSトランジスタと同等である。

さらに応力パラメータa_eqは、上述の式（１）により定義される。モデル化という観点からは、図４（a）のTMOSトランジスタは、規則的で矩形の動作領域を中心ゲートとともに有する図４（c）のTMOSトランジスタと同等である。

まず指摘しなければならないことは、このときパラメータa_eqは、パラメータa_minと比べて大幅に大きいものまたは大幅に小さいものとすることができることである。

鈍角ANGOを有する不規則なソースまたはドレイン表面については、さらに図５（a）から図７を参照して説明する。図５（a）および図６で示されるように、鈍角ANGO（ここでは角度270°）が、関連する領域の側面の端の位置にあるということは、関連領域の側面がチャネルの外部に伸びることを意味している。

この種のソース及びドレイン領域については、対応する幾何学的パラメータa_sまたはa_dが無限大である。

モデル化の観点から図５（a）のTMOSトランジスタに等価なTMOSトランジスタは、図５（b）に示され、無限大であるパラメータa_sと式（３）で定義されるパラメータa_dをもつ。

最終的にはモデル化という観点から図５（a）のトランジスタに等しいTMOSトランジスタは、図７のTMOSトランジスタであり、ここでa_eqは依然として上述の式で定義されるが、a_sが無限大なので、この例では２a_dになる。

図６においてソース及びドレイン領域は、両方とも鈍角ANGOがある。結果的に、２つのパラメータa_s及びa_dは無限大であり、等価なTMOSトランジスタ（図７）のパラメータa_eqは、理論上依然として式（１）により定義され、a_s及びa_dが両方とも無限大であるので、実際は無限大になる。

TMOSトランジスタの動作領域ZAが、例えば図８のように特に複雑である場合、「有用」動作領域ZAUをトランジスタの動作領域内で範囲を定めるのが好ましい。有用動作領域は矩形領域内に含まれ、その端BLZのそれぞれは、チャネルの幅Wの方向に対応するゲートの側面、ここでその距離は１０a_min、から予め定められた境界距離の位置にある。

さらに、この矩形領域の横寸法は、チャネルの幅方向、すなわち実際は端BLZの長さ（側面の端BLY間の距離）方向であるが、チャネルの幅Wに等しい。

ここで値１０a_minは、例えば期待しうる移動度の改善とモデル化の簡易性との妥協点である。この値１０a_minを超えると、移動度の改善が、図３のカーブC1NMOSで示すようにかなり小さくなる。

有用動作領域ZAUを定義したので、手順は先に説明したようになり、ソース及びドレイン領域をｎの個々の領域に分けるが、ここで３つの個々の領域は、３つの個々のトランジスタT₁、T₂、T₃の範囲を決める。

さらに、個々の距離a_iまたはb_iは、境界距離１０a_minに等しい場合、無限大に等しいものとして考えられる。

有用動作領域に制限されるTMOSトランジスタのパラメータa_s及びa_dは、上述のように決定される。

従って上述の式（２）で定義されるパラメータa_sは、実際には後述の式により実質的に定義される。
a_s＝W/（W₁/a₁） 式（４）

距離a₂およびa₃が無限大だからである。

同様に、パラメータa_dは単純に次の式で定義される。

a_d＝W/（W₃/b₃） 式（５）

距離b₁およびb₂が無限大だからである。

等価なパラメータa_eqはやはり上述の式（１）で定義される。

一度幾何学的パラメータa_eqが得られると、処理手段はトランジスタPの関連電気パラメータを決定する。

この実施形態において、電気パラメータPは次の式で定義される。

P＝Pa_min（１＋CP_L,W（１−a_min/a_eq）） 式（６）

ここでPa_minは、動作領域が必要とする最小距離a_minについて決定される電気パラメータPの値であり、CP_L,Wは、電気パラメータPに関連しトランジスタのチャネルの幅W及び長さLに依存した係数である。

この式は、図９の特定の場合の移動度μ０で示されている。カーブC2NMOSは、実際は直線であり、NMOSトランジスタについてこの式を説明している。直線C2PMOSは、PMOSトランジスタについてこの式を説明している。

図１０で示された手順は、パラメータPに関連する係数CP_L,Wを決定するのに用いられるのが望ましい。

複数のテストまたは参照トランジスタが作成される（ステップ１００）。そこには、チャネルの幅及び長さについての異なる参照値W_ref、L_refと、応力パラメータa_eqについて異なる値がある。

業界で知られる種類の、従来の測定システムMMSは、作成された各参照トランジスタについての、関連する電気パラメータPの値を測定するのに用いられる（ステップ１０１）。例えば、移動度またはスレッシュホールド電圧は、業界のものに知られたハンマーの方法で、参照トランジスタについて測定することができる。

第１計算手段MC1は、値W_refおよびL_refの各組について、この式の直線の傾きである、参照係数CP_Lref,Wrefを決定する。

ここでY＝１＋CP_Lref,WrefXであり、
Y＝P/Pa_min、X＝１−a_min/a_eqである。

最後に、第２計算手段MC2は、参照係数CP_Lref,_Wrefから係数CP_L,Wを決定し（ステップ１０３）、可能であれば補間を用いてトランジスタのチャネルの幅Wおよび長さLを規定する。

本発明は、MOSトランジスタを含む集積回路を作成するのに用いられる。トランジスタの動作領域の周辺が、トランジスタの電気パラメータの必要な値、例えば移動度の関数として調整される（図１１）。

この場合、図１１で示されるように、必要な移動度に対して（ステップ１１０）そしてトランジスタの選択されたチャネル幅および長さに対して、上述の発明に従ったシミュレーションモデルを適用することで、応力パラメータa_eqの値を得る。トランジスタの動作領域の周辺を定義することができる。

図１２は、概略的な形で２つの入力（NAND2ゲート）をもつ基本NANDゲートセルCL1のレイアウト図を示している。

セルは、従来的に２つのPMOSトランジスタPMOS1およびPMOS2と、２つのNMOSトランジスタNMOS1およびNMOS2を含む。セルCL1の第１入力IN1は、２つのトランジスタPMOS1とNMOS1によるゲートにとりこまれ、セルの第２入力IN2は、２つのトランジスタPMOS2とNMOS2によるゲートGR2にとりこまれる。セルCL1の出力OUTは、トランジスタPMOS1とPMOS2の共通ソース領域から取り入れられる。

図１２は、トランジスタのソースおよびドレイン領域のチャネルの長さ方向にある各長さが、最小距離a_minに等しくされていることを示している。同様に、ゲート間の間隔は、最小値minに等しくされる。

その結果、この種のセルがつくられて高濃度基準を適用する。

一方PMOSトランジスタに関して、応力パラメータa_eqはパラメータa_minより大きく、パラメータの２倍よりも小さい。

同じことがNMOSトランジスタにも当てはまる。その結果、この種のセルCL1は、特に同じタイプのセルCL2と比べても図１３に示されるように移動度の点では最適化されない。

図１３は、トランジスタPMOS1とPMOS2のソース領域が距離minにより分けられることが示されている。また、これらのソースおよびドレイン領域は、a_minに等しくされている。その結果、これらの２つのPMOSトランジスタについての応力パラメータa_eqは、a_minに等しい。

同様に、NMOSトランジスタのソース領域の幅は２a_minに増えている。その結果、２つのNMOSトランジスタについての応力パラメータa_eqは、必要とされる最小距離a_minの２倍以上である。

従ってセルCL2は、セルCL1よりも高い移動度を有する。

セルCL3もNAND2セルであり、かなり高い移動度を持つ。トランジスタPMOS1およびPMOS2の動作領域は、接触端子間のくびれがあり、この制限の幅は距離a_minより小さいからである。

その結果、２つのPMOSトランジスタについての応力パラメータa_eqは、必要とされる最小距離a_minより小さい。

また、NMOSトランジスタの動作領域は鈍角を有し、そのことがパラメータa_eqを無限大にしている。

本発明は、説明した実施形態に限定されるものではなく、発明の変形例を全て含むものである。

より詳細には、パラメータPの決定は、参照値a_minについてのパラメータの値である、参照値Pa_minを用いて記述される。発明の一般的な原理および利点を変更することなく、異なる参照値を用いることができるが、例えばそれはa_min以外の参照距離についてのパラメータの値である。

また、電気パラメータPは上述の式（６）に限定されない。

参照距離についてのパラメータPの値と、チャネルの幅および長さに依存した係数とを含む他の式は、スレッシュホールド電圧などのパラメータについても考えることができる。

従って、スレッシュホールド電圧を計算するために、P=Pa_min＋CP2_L,W（１−a_min/a_eq）の式を用いることができ、例えばここでCP2_L,Wは、２つの定数Pa_minとCP_L,Wとの積から得られる。

この場合、BSIM3v3.2モデルのスレッシュホールド電圧の修正には、例えばパラメータVth0（ゲート／ソース電圧がゼロでチャネル幅が大きいときのスレッシュホールド電圧）のみの修正を課す。ここで、式（６）で定義される乗算器の修正は、パラメータVth0、K1、K2、K3、K3b、Dvt0、Dvt0w、Eta0、Etabについての先の修正を必要とする。

本発明に従ったモデリング方法の使用を可能にするモデリングシステムの概略図。 本発明の幾何学的パラメータに焦点を当てたMOSトランジスタの概略図。 トランジスタキャリア移動度に関しての、本発明の利点を説明する２つのカーブを概略的に示した図。 第１タイプのMOSトランジスタの動作領域に加えられる応力を表す幾何学的パラメータの導出を概略的に示す図。 ２つの他のタイプのMOSトランジスタの動作領域に加えられる応力を表す、２つの他の幾何学的パラメータの導出を概略的に示す図。 ２つの他のタイプのMOSトランジスタの動作領域に加えられる応力を表す、２つの他の幾何学的パラメータの導出を概略的に示す図。 ２つの他のタイプのMOSトランジスタの動作領域に加えられる応力を表す、２つの他の幾何学的パラメータの導出を概略的に示す図。 有用動作領域をMOSトランジスタの動作領域内で範囲を定めることを示す図。 キャリア移動度と応力を表す幾何学的パラメータとの間の関係を説明する２つの他のカーブを概略的に示す図。 モデリングシステムが図９に示すカーブの傾きを決定する方法を概略的に示す図。 本発明に関してのMOSトランジスタをつくる方法の一適用例の概略的なフローチャートを示す図。 集積回路の基本セルの３つの異なる幾何学的配置で、異なる移動度を与えるものを概略的に示す図。 集積回路の基本セルの３つの異なる幾何学的配置で、異なる移動度を与えるものを概略的に示す図。 集積回路の基本セルの３つの異なる幾何学的配置で、異なる移動度を与えるものを概略的に示す図。

符号の説明

MLB 応力パラメータ生成手段
MT 処理手段
GR ゲート
S ソース
D ドレイン
ZAU 有用動作領域
ZA 動作領域
FLC 側面
BRD エッジ

Claims (11)

1. コンピュータで実行される、少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路のモデル化方法であって、
   前記トランジスタの動作領域に加えられる機械的応力を表す応力パラメータa_eqを、前記トランジスタのゲートとソース領域の端との間のチャネルの長さ方向の距離を表す第１幾何学的パラメータa_s の逆数と、該トランジスタの前記ゲートとドレイン領域の端との間のチャネルの長さ方向の距離を表す第２幾何学的パラメータa_d の逆数との和を用いた関数で求め、
   前記トランジスタの少なくとも一つの電気パラメータPを、式 P＝Pa_min（１+CP_L,W（１−a_min／a_eq））で規定するシミュレーションモデルを用いて求めるステップと、を含み、
   Pa_minは、前記動作領域に必要とされる最小距離a_minについて決定された電気パラメータの値であり、CP_L,Wは前記パラメータPに関連する係数である、
   応力パラメータを用いて電気パラメータを求めるモデル化方法。
2. 前記応力パラメータa_eqは、1/(1/2a_s＋1/2a_d)で求められる、請求項１に記載の方法。
3. 前記トランジスタの前記少なくとも一つの電気的パラメータを決定するステップは、
   参照距離に対して決定された前記少なくとも一つの電気的パラメータの値と、
   前記トランジスタの前記応力パラメータの値と、
   前記参照距離の値と、
   前記少なくとも一つの電気的パラメータに関連し、前記トランジスタのチャネルの幅および長さに依存した係数と、
   を含む式により行われる、請求項１または２に記載の方法。
4. 前記応力パラメータを定義するステップは、前記トランジスタのレイアウト概略図から前記応力パラメータを生成するステップを含む請求項１から３のいずれか１つに記載の方法。
5. 前記少なくとも一つの電気的パラメータは、低電界キャリア移動度、スレッシュホールド電圧、およびドレイン／ソース抵抗を含む請求項１から４のいずれか１つに記載の方法。
6. 少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路のモデル化するシステムであって、
   前記トランジスタの動作領域に加えられる機械的応力を表す応力パラメータa_eqを、前記トランジスタのゲートとソース領域の端との間のチャネルの長さ方向の距離を表す第１幾何学的パラメータa_s の逆数と、該トランジスタの前記ゲートとドレイン領域の端との間のチャネルの長さ方向の距離を表す第２幾何学的パラメータa_d の逆数との和を用いた関数で求める生成手段と、
   前記トランジスタの少なくとも一つの電気パラメータPを、式 P＝Pa_min（１+CP_L,W（１−a_min／a_eq））で規定するシミュレーションモデルを用いて求める、プロセッサを含む処理手段と、を備え、
   Pa_minは、前記動作領域に必要とされる最小距離a_minについて決定された電気パラメータの値であり、CP_L,Wは前記パラメータPに関連する係数である、
   応力パラメータを用いて電気パラメータを求めるシステム。
7. 前記応力パラメータa_eqは、1/(1/2a_s＋1/2a_d)で求められる、請求項６に記載のシステム。
8. 前記トランジスタの有用動作領域は矩形であり、前記ゲートは、幾何学的に同一となるソースおよびドレイン領域を定義するよう前記有用動作領域の中央に位置し、
   前記生成手段は、前記応力パラメータを、前記ゲートの側面と前記ソースまたはドレイン領域の対応する端との間のチャネルの長さ方向の距離として定義し、
   前記トランジスタの前記少なくとも一つの電気的パラメータを出力するための出力手段を含む、
   請求項７に記載のシステム。
9. 前記処理手段は、
   参照距離に対して決定された前記少なくとも一つの電気的パラメータの値と、
   前記トランジスタの前記応力パラメータの値と、
   前記参照距離の値と、
   前記少なくとも一つの電気的パラメータに関連し、前記トランジスタのチャネルの幅および長さに依存した係数と、
   を含む式から、前記少なくとも一つの電気的パラメータを決定する請求項６から８のいずれか１つに記載のシステム。
10. 前記生成手段は、前記トランジスタのレイアウト概略図から前記応力パラメータを生成する請求項６から９のいずれか１つに記載のシステム。
11. 前記少なくとも一つの電気的パラメータは、低電界キャリア移動度、スレッシュホールド電圧、およびドレイン／ソース抵抗を含む請求項６から１０のいずれか１つに記載のシステム。

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