JP3616514B2 - 半導体集積回路及びその製造方法 - Google Patents

半導体集積回路及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路及びその製造方法に関する。特に本発明は、種類の異なる少なくとも２種類以上の四族元素（ＩＶ族元素）の領域を有するゲート電極で絶縁ゲート型電界効果トランジスタを構築した半導体集積回路及びその製造方法に関する。さらに、本発明は、絶縁ゲート型電界効果トランジスタのソース電極又はドレイン電極として使用される主電極にエレベーテッド電極を備えた半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路を構築するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｍｅｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化に伴い、ＭＯＳＦＥＴのゲート絶縁膜は薄膜化される傾向にある。さらに、微細化に伴う短チャネル効果を抑制するために、相補型ＭＯＳＦＥＴにおいてはデュアルゲート（ｄｕａｌ ｇａｔｅ）電極構造が採用される傾向にある。デュアルゲート電極構造とは、ｎチャネルＭＯＳＦＥＴのゲート電極をｎ型に設定し、ｐチャネルＭＯＳＦＥＴのゲート電極をｐ型に設定した構造である。
【０００３】
デュアルゲート電極構造は、一般的に通常の相補型ＭＯＳＦＥＴの製造プロセスを利用し、製造工程数を増加させることなく形成される。すなわち、まず、ｎチャネルＭＯＳＦＥＴにおいては、ｎ型半導体領域のソース電極及びドレイン電極を形成するｎ型不純物のドーピングと同時に同一のｎ型不純物がゲート電極にドーピングされる。ｐチャネルＭＯＳＦＥＴにおいては、ｐ型半導体領域のソース電極及びドレイン電極を形成するｐ型不純物のドーピングと同時に同一のｐ型不純物がゲート電極にドーピングされる。ドーピングにはイオン注入法が使用される。そして、アニールが行われ、ドーピングされた不純物が拡散されるとともに活性化される。ｎ型不純物がドーピングされたゲート電極はｎ型に設定され、ｐ型不純物がドーピングされたゲート電極はｐ型に設定される。
【０００４】
さらに、ＭＯＳＦＥＴの微細化に伴い、ＭＯＳＦＥＴのソース電極及びドレイン電極のシャロー化並びに低抵抗化が要求されている。このシャロー化並びに低抵抗化にはエレベーテッド（ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ ｄｒａｉｎ又はｒａｉｓｅｄ ｓｏｕｒｃｅ ｄｒａｉｎ）電極構造を採用することが最適である。エレベーテッド電極構造は、単結晶Ｓｉ基板表面部に形成したソース電極（半導体領域）上、ドレイン電極（半導体領域）上のそれぞれにエレベーテッド電極を積み重ねた電極構造である。エレベーテッド電極は単結晶Ｓｉ基板上に成長させたエピタキシャル成長層で形成され、ソース電極及びドレイン電極はエレベーテッド電極の形成後にエレベーテッド電極を固体拡散源として単結晶Ｓｉ基板表面部に不純物を拡散することにより形成される。エレベーテッド電極構造においては、ソース電極及びドレイン電極が単結晶Ｓｉ基板表面からの拡散で形成されるので、浅い接合が形成できる。さらに、エレベーテッド電極構造においては、ソース電極上にエレベーテッド電極が、同様にドレイン電極上にエレベーテッド電極が各々重ね合わされているので、電極の抵抗値を低減させることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、前述のＭＯＳＦＥＴを備えた半導体集積回路においては、以下の点について配慮がなされていない。
【０００６】
（１）デュアルゲート電極構造の採用によりｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのそれぞれに個別の問題が発生する。ｐチャネルＭＯＳＦＥＴにおいては、浅い接合のソース電極及びドレイン電極を形成するために、イオン注入にはイオン注入分布を浅くできるＢＦ２（弗化硼素）イオンが使用される。この場合、Ｂ（硼素）と同時にイオン注入されるＦ（弗素）がゲート絶縁膜（ゲート酸化膜）中に侵入し、このＦがゲート絶縁膜中のＢの拡散を促進させてしまうので、ゲート電極から基板（チャネル形成領域）にＢが突き抜けてしまう。微細化に伴うゲート絶縁膜の薄膜化はこのようなＢの突き抜けを助長してしまう。仮にＦが存在しなくてもゲート絶縁膜の薄膜化によりＢの突き抜けが発生する。このため、ｐチャネルＭＯＳＦＥＴの閾値電圧を変動させてしまうので、半導体集積回路の電気的信頼性を低下させてしまうという問題があった。
【０００７】
一方、ｎチャネルＭＯＳＦＥＴにおいては、同様に浅い接合のソース電極及びドレイン電極を形成するために、イオン注入には拡散速度が遅いＡｓ（砒素）イオンが使用される。製造工程数の増加を避けるためにはソース電極及びドレイン電極と同様にゲート電極にドーピングされるｎ型不純物にはＡｓイオンが使用される。このＡｓイオンは、浅い接合のソース電極及びドレイン電極を形成するには（ソース電極及びドレイン電極のシャロー化を図るには）適しているが、逆に拡散速度が遅いのでゲート電極全体に高濃度に拡散させることが難しく、ゲート電極のゲート絶縁膜側においてＡｓ濃度が不充分になる。特に、ソース電極及びドレイン電極のシャロー化のためにアニール温度が低温化される傾向にあり、またアニール時間が短時間化される傾向にあり、ゲート電極のゲート絶縁膜側のＡｓ濃度不足はより一層助長されてしまう。このため、実動作でゲート電極にゲートバイアスを印加するとゲート電極内に空乏層が発生し、ｎチャネルＭＯＳＦＥＴの閾値電圧を変動させてしまうので、半導体集積回路の電気的信頼性を低下させてしまうという問題があった。
【０００８】
（２）このように、半導体集積回路の電気的信頼性を低下させてしまうので、ＭＯＳＦＥＴの微細化の障害になり、半導体集積回路の集積化を実現することができないという問題があった。
【０００９】
（３）特開平４−２５１７６号公報には、ｐチャネルＭＯＳＦＥＴにおいてＢの突き抜けを防止する発明が開示されている。この公報に開示された発明によれば、多結晶ＳｉにＧｅ等の不純物を含むゲート電極を形成し、このゲート電極にＢをイオン注入法でドーピングすることにより、熱工程における多結晶Ｓｉのグレイン成長を抑制することができ、グレインに沿うＢの拡散を抑えることができる。しかしながら、最近のゲート電極には低抵抗化のためにゲート電極上部をシリサイド化したシリサイド電極を形成する傾向にあり、このシリサイド電極にゲート電極のＧｅ等の不純物が含まれるとシリサイド電極の抵抗値が高くなってしまう。このため、ＭＯＳＦＥＴのスイッチング動作速度の高速化や低電源電圧化が実現できないという問題があった。
【００１０】
（４）エレベーテッド電極構造において、特にｐチャネルＭＯＳＦＥＴのソース電極及びドレイン電極を形成するｐ型不純物にはＢが使用されており、このＢは拡散速度がｎ型不純物としてのＡｓに比べて速い。このため、ｐチャネルＭＯＳＦＥＴにおいて充分なシャロー化が得られないので、半導体集積回路の集積化を実現することができないという問題があった。
【００１１】
（５）エレベーテッド電極構造において、エレベーテッド電極中のＢの活性濃度を充分に得ることができないので、エレベーテッド電極の抵抗値が増加してしまう。このため、ｐチャネルＭＯＳＦＥＴのスイッチング動作速度の高速化や低電源電圧化が実現できないという問題があった。
【００１２】
（６）エレベーテッド電極構造において、低抵抗化のためにエレベーテッド電極にシリサイド電極を形成する研究開発が進められている。しかしながら、エレベーテッド電極とシリサイド電極との間の接触抵抗値を充分に小さくすることができないので、ＭＯＳＦＥＴのスイッチング動作速度の高速化や低電源電圧化が実現できないという問題があった。
【００１３】
本発明は上記課題を解決するためになされたものである。従って、本発明の第１の目的は、ゲート電極にドーピングされた不純物のチャネル領域側への漏れを防止することにより、安定した閾値電圧を得ることができ、電気的信頼性を向上させることができる絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体集積回路を提供することである。
本発明の第２の目的は、ゲート電極にドーピングされた不純物の濃度を全域にわたって充分に確保し、ゲート電極の空乏層化を防止することにより、安定した閾値電圧を得ることができ、電気的信頼性を向上させることができるＭＩＳＦＥＴを備えた半導体集積回路を提供することである。
本発明の第３の目的は、第１の目的並びに第２の目的を同時に達成することができる半導体集積回路を提供することである。特に、本発明の第３の目的は、相補型ＭＩＳＦＥＴのいずれのチャネル導電型のＭＩＳＦＥＴにおいても安定した閾値電圧を得ることができ、電気的信頼性を向上させることができる半導体集積回路を提供することである。
本発明の第４の目的は、第１乃至第３の目的の少なくともいずれか１つの目的を達成しつつ、ＭＩＳＦＥＴの微細化を図り、集積度を向上させることができる半導体集積回路を提供することである。
本発明の第５の目的は、第１乃至第３の目的の少なくともいずれか１つの目的を達成しつつ、ＭＩＳＦＥＴのスイッチング動作速度の高速化並びに低電源電圧化を実現することができ、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することである。特に本発明の第５の目的は、ＭＩＳＦＥＴのゲート電極に備えたシリサイド電極の抵抗値を減少させることにより、ＭＩＳＦＥＴのスイッチング動作速度の高速化並びに低電源電圧化を実現することができ、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することである。
本発明の第６の目的は、第１乃至第５の目的の少なくともいずれか１つの目的を達成しつつ、製造工程数を低減させることができる半導体集積回路の製造方法を提供することである。特に、本発明の第６の目的は、相補型ＭＩＳＦＥＴの製造工程数を低減させることができる半導体集積回路の製造方法を提供することである。
【００１４】
本発明の第７の目的は、エレベーテッド電極を備えたＭＩＳＦＥＴのソース電極及びドレイン電極（主電極）のシャロー化を図り、ＭＩＳＦＥＴの微細化を実現することにより、集積度を向上させることができる半導体集積回路を提供することである。本発明の第８の目的は、第７の目的を達成しつつ、エレベーテッド電極の低抵抗化並びに低電源電圧化を実現し、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することである。
本発明の第９の目的は、第７又は第８の目的を達成しつつ、エレベーテッド電極とシリサイド電極との接触抵抗値を減少させ、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することである。
本発明の第１０の目的は、第７乃至第９の目的を達成しつつ、製造工程数を低減させることができる半導体集積回路の製造方法を提供することである。
本発明の第１１の目的は、第１乃至第１０の目的の少なくとも２以上の目的を同時に達成することができる半導体集積回路又は半導体集積回路の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の特徴は、半導体集積回路において、ＭＩＳＦＥＴのゲート電極のゲート絶縁膜側の第１領域が種類の異なる少なくとも第１四族元素及び第２四族元素で形成され、ゲート電極のゲート絶縁膜から離間された第２領域が第１四族元素で形成されたことである。
ゲート電極の第１領域は第２四族元素の組成比をゲート絶縁膜からの距離に応じて連続的に、又は第２四族元素の組成比をゲート絶縁膜からの距離に応じて段階的に減少させることが好ましい。
ゲート電極の第１四族元素にはＳｉ、第２四族元素にはＧｅ又はＣが実用的に使用できる。ゲート電極の第１領域はＳｉで形成されたゲート電極の場合に発生するゲート空乏層の幅よりも厚く形成されることが好ましい。第１領域のＧｅの組成比は実用的に少なくとも０．１以上に設定される。ゲート絶縁膜とゲート電極の第１領域との間には第１領域の厚さよりも薄い膜厚例えば１ｎｍ以下の膜厚の第１四族元素の層すなわちＧｅが実質的に含まれないＳｉ層又は第２四族元素の層すなわちＳｉが実質的に含まれないＧｅ層が存在してもよい。
ｐチャネルＭＩＳＦＥＴのゲート電極には少なくともＢが含まれる。ｎチャネルＭＩＳＦＥＴのゲート電極には少なくともＡｓが含まれる。
このように構成される半導体集積回路においては、ｐチャネルＭＩＳＦＥＴの場合、ゲート電極のゲート絶縁膜側に第２四族元素であるＧｅ又はＣが含まれるので、ｐ型不純物であるＢの拡散速度を減少させ、Ｂのチャネル領域側への漏れを防止することができる。従って、ｐチャネルＭＩＳＦＥＴの閾値電圧を安定化させることができ、半導体集積回路の電気的信頼性を向上させることができる。さらに、ｎチャネルＭＩＳＦＥＴの場合、ゲート電極のゲート絶縁膜側に第２四族元素であるＧｅ又はＣが含まれるので、ｎ型不純物であるＡｓの拡散速度を促進し、ゲート電極全域にわたってＡｓの不純物濃度を充分に確保することができる。従って、ゲート電極の空乏層化を防止することができ、ｎチャネルＭＩＳＦＥＴの閾値電圧を安定化させることができるので、半導体集積回路の電気的信頼性を向上させることができる。特に、デュアルゲート電極構造の相補型ＭＩＳＦＥＴを備えた半導体集積回路においては、第１及び第２四族元素を含む同一ゲート電極の使用でｐチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴのそれぞれの閾値電圧を同時に安定化させることができる。この結果、ＭＩＳＦＥＴの微細化を実現することができ、半導体集積回路の集積度を向上させることができる。
【００１６】
この発明の第２の特徴は、第１の特徴の半導体集積回路において、ＭＩＳＦＥＴのゲート電極の第２領域に接して形成され、第２四族元素が実質的に含まれないシリサイド電極を備えたことである。シリサイド電極は第２四族元素であるＧｅ又はＣが実質的に含まれないシリサイド電極であり、シリサイド電極にはＣｏＳｉｙ層又はＴｉＳｉｙ層が実用的に使用できる。
このように構成される半導体集積回路においては、シリサイド電極に第２四族元素が実質的に含まれないことでシリサイド電極の抵抗値を減少させることができ、ＭＩＳＦＥＴのスイッチング動作速度の高速化並びに低電源電圧化を実現することができる。従って、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。
【００１７】
この発明の第３の特徴は、ＭＩＳＦＥＴを備えた半導体集積回路において、ゲート電極のゲート絶縁膜側の第１領域が種類の異なる少なくとも第１四族元素及び第２四族元素で形成され、ゲート電極のゲート絶縁膜から離間された第２領域が少なくとも第１四族元素、第２四族元素及び金属を含む多元化合物で形成されたＭＩＳＦＥＴと、ゲート電極の第２領域に接して形成され、第１四族元素及び金属を含み、第２四族元素が実質的に含まれないシリサイド電極と、を備えたことである。 このように構成される半導体集積回路においては、ＭＩＳＦＥＴのゲート電極の第２領域が多元化合物であってもこの発明の第２の特徴の半導体集積回路と同様の効果が得られる。
【００１８】
この発明の第４の特徴は、ＭＩＳＦＥＴを備えた半導体集積回路の製造方法において、下記工程を備えたことである。
（１）種類の異なる少なくとも第１四族元素及び第２四族元素でゲート絶縁膜側に形成された第１領域と、第１四族元素でゲート絶縁膜から離間されて形成された第２領域とを有する、ＭＩＳＦＥＴのゲート電極を形成する工程。
（２）ゲート電極の第２領域の少なくとも一部をシリサイド化してシリサイド電極を形成する工程。
このような半導体集積回路の製造方法においては、第１四族元素で形成された第２領域の範囲内でシリサイド化を行いシリサイド電極を形成したので、シリサイド電極には実質的に第２四族元素（例えばＧｅ又はＣ）が含まれないシリサイド電極を形成することができる。従って、製造工程数を増加することなく、容易にシリサイド電極の抵抗値を減少させることができる。なお、ゲート電極の第２領域のすべてをシリサイド化し、シリサイド電極が直接ゲート電極の第１領域に接触してもよい。この場合のシリサイド電極は、同様に実質的に第２四族元素を含まない。
【００１９】
この発明の第５の特徴は、ＭＩＳＦＥＴを備えた半導体集積回路の製造方法において、下記工程を備えたことである。
（１）種類の異なる少なくとも第１四族元素及び第２四族元素でゲート絶縁膜側に形成された第１領域と、第１四族元素でゲート絶縁膜から離間されて形成された第２領域とを有する、第１チャネル導電型のＭＩＳＦＥＴの第１ゲート電極、及び第１チャネル導電型とは反対導電型の第２チャネル導電型のＭＩＳＦＥＴの第２ゲート電極を形成する工程。
（２）第１ゲート電極に第１導電型不純物を導入し、第２ゲート電極に第２導電型不純物を導入する工程。第１ゲート電極に第１導電型不純物を導入する工程は、製造工程数を減少させるために第１チャネル導電型のＭＩＳＦＥＴにおいてソース電極又はドレイン電極である主電極を形成する第１導電型不純物の導入工程と同一工程であることが好ましい。同様に、第２ゲート電極に第２導電型不純物を導入する工程は第２チャネル導電型のＭＩＳＦＥＴにおいてソース電極及びドレイン電極である主電極を形成する第２導電型不純物の導入工程と同一工程であることが好ましい。
（３）第１ゲート電極、第２ゲート電極のそれぞれの第２領域の少なくとも一部をシリサイド化してシリサイド電極を形成する工程。
このような半導体集積回路の製造方法においては、第１領域及び第２領域を有するゲート電極を相補型ＭＩＳＦＥＴのそれぞれにおいて同一製造工程で形成し、デュアルゲート電極構造の相補型ＭＩＳＦＥＴを形成することができるので、ゲート電極を相補型ＭＩＳＦＥＴのそれぞれで別々に形成する場合に比べて製造工程数を減少させることができる。さらに、相補型ＭＩＳＦＥＴのそれぞれにおいては、第１の特徴の半導体集積回路で得られる効果並びに第４の特徴の半導体集積回路の製造方法で得られる効果と同一の効果を得ることができる。
【００２０】
この発明の第６の特徴は、半導体集積回路において、第１導電型の半導体領域と、半導体領域上の第１領域が種類の異なる少なくとも第１四族元素及び第２四族元素で形成され、半導体領域から離間された第２領域が第１四族元素で形成されたエピタキシャル成長層と、エピタキシャル成長層の第２領域上のシリサイド電極と、を備えたことである。
半導体領域はＭＩＳＦＥＴのソース電極又はドレイン電極として使用される主電極であり、エピタキシャル成長層はエレベーテッドソース電極又はエレベーテッドドレイン電極として使用されるエレベーテッド電極である。エレベーテッド電極の第１四族元素にはＳｉが、エレベーテッド電極の第２四族元素にはＧｅ又はＣが実用的に使用できる。好ましくは、エレベーテッド電極の第１領域はＧｅの組成比を少なくとも０．１以上に設定し、第１領域の半導体領域からの厚さは少なくとも２ｎｍに設定される。
シリサイド電極はＧｅ又はＣが実質的に含まれないＣｏＳｉｙ層又はＴｉＳｉｙ層であることが好ましい。相補型ＭＩＳＦＥＴの場合、ｐチャネルＭＩＳＦＥＴの主電極上に形成されるエレベーテッド電極には少なくともＢが含まれる。ｎチャネルＭＩＳＦＥＴの主電極上に形成されるエレベーテッド電極には少なくともＡｓが含まれる。
このように構成される半導体集積回路においては、エピタキシャル成長層すなわちエレベーテッド電極の第１領域に含まれる第２四族元素によりエレベーテッド電極内にドーピングされた不純物の拡散速度、特にｐ型不純物であるＢの拡散速度を減少させることができる。従って、エレベーテッド電極から拡散により形成される半導体領域の接合深さを浅くすることができるので、ソース電極及びドレイン電極（主電極）のシャロー化を実現することができ、半導体集積回路の集積度を向上させることができる。さらに、エレベーテッド電極内でのｐ型不純物の活性濃度がＳｉ中に比べて高くなり、エレベーテッド電極内のキャリア濃度（ホール濃度）を高くすることができる。従って、エレベーテッド電極の低抵抗化並びに低電源電圧化を実現し、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。さらに、シリサイド電極に第２四族元素が実質的に含まれないことでシリサイド電極の抵抗値を減少させることができ、ＭＩＳＦＥＴのスイッチング動作速度の高速化並びに低電源電圧化を実現することができる。従って、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。さらに、エレベーテッド電極のシリサイド電極との接触部分に第２四族元素が含まれる場合には、エレベーテッド電極とシリサイド電極との間のエネルギギャップを減少させ、ショットキー障壁の高さを減少させることができるので、エレベーテッド電極とシリサイド電極との間の接触抵抗値を減少させることができる。従って、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。
【００２１】
この発明の第７の特徴は、半導体集積回路の製造方法において、下記工程を備えたことである。
（１）半導体基板主面部に半導体領域を形成する工程。
（２）半導体領域上に種類の異なる少なくとも第１四族元素及び第２四族元素で形成された第１領域と、半導体領域から離間されて第１四族元素で形成された第２領域とを有するエピタキシャル成長層を形成する工程。
（３）エピタキシャル成長層の第２領域の少なくとも一部をシリサイド化してシリサイド電極を形成する工程。
このような半導体集積回路の製造方法においては、第１四族元素で形成された第２領域の範囲内でシリサイド化を行いシリサイド電極を形成したので、シリサイド電極には実質的に第２四族元素（例えばＧｅ又はＣ）が含まれないシリサイド電極を形成することができる。従って、製造工程数を増加することなく、容易にシリサイド電極の抵抗値を減少させることができる。なお、エピタキシャル成長層の第２領域のすべてをシリサイド化し、シリサイド電極が直接エピタキシャル成長層の第１領域に接触してもよい。この場合のシリサイド電極は、同様に実質的に第２四族元素を含まない。
【００２２】
この発明の第８の特徴は、半導体集積回路の製造方法において、下記工程を備えたことである。
（１）ＭＩＳＦＥＴのソース電極又はドレイン電極である主電極を形成する工程。
（２）主電極上に種類の異なる少なくとも第１四族元素及び第２四族元素で形成された第１領域と、主電極から離間されて第１四族元素で形成された第２領域とを有するエレベーテッド電極（エピタキシャル成長層）を形成する工程。
（３）エレベーテッド電極の第２領域の少なくとも一部をシリサイド化してシリサイド電極を形成する工程。
このような半導体集積回路の製造方法においては、第７の特徴の半導体集積回路の製造方法で得られる効果と同様の効果を得ることができる。
【００２３】
この発明の第９の特徴は、半導体集積回路において、ゲート電極のゲート絶縁膜側の第１領域が種類の異なる少なくとも第１四族元素及び第２四族元素で形成され、ゲート電極のゲート絶縁膜から離間された第２領域が第１四族元素で形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴのソース電極又はドレイン電極である主電極上の第１領域が種類の異なる少なくとも第１四族元素及び第２四族元素で形成され、主電極から離間された第２領域が第１四族元素で形成されたエピタキシャル成長層のエレベーテッド電極と、ゲート電極の第２領域に接して形成され、第２四族元素が実質的に含まれない第１シリサイド電極と、エレベーテッド電極の第２領域に接して形成され、第２四族元素が実質的に含まれない第２シリサイド電極と、を備えたことである。
このように構成される半導体集積回路においては、第１、第２、第６の特徴の半導体集積回路のそれぞれで得られる効果を組み合わせた効果を得ることができる。
【００２４】
この発明の第１０の特徴は、半導体集積回路の製造方法において、下記工程を備えたことである。
（１）種類の異なる少なくとも第１四族元素及び第２四族元素でゲート絶縁膜側に形成された第１領域と、第１四族元素でゲート絶縁膜から離間されて形成された第２領域とを有する、ＭＩＳＦＥＴのゲート電極、ＭＩＳＦＥＴのソース電極又はドレイン電極である主電極上に種類の異なる少なくとも第１四族元素及び第２四族元素で形成された第１領域と、主電極から離間されて第１四族元素で形成された第２領域とを有するエレベーテッド電極のそれぞれを形成する工程。
（２）ゲート電極の第２領域の少なくとも一部をシリサイド化して第１シリサイド電極を形成するとともに、エレベーテッド電極の第２領域の少なくとも一部をシリサイド化して第２シリサイド電極を形成する工程。
このような半導体集積回路の製造方法においては、第４、第７の特徴の半導体集積回路の製造方法のそれぞれで得られる効果を組み合わせた効果を得ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照し説明する。
【００２６】
（第１の実施の形態）
＜デバイス構造＞
図１は本発明の第１の実施の形態に係る半導体集積回路の相補型ＭＩＳＦＥＴ部分を示す断面構造図、図２は相補型ＭＩＳＦＥＴの平面図である。図１及び図２に示すように、本実施の形態において半導体集積回路は単結晶Ｓｉからなる低不純物濃度のｐ型半導体基板１を主体に構成され、この半導体集積回路には論理回路や記憶回路を構築する相補型ＭＩＳＦＥＴが搭載される。
【００２７】
相補型ＭＩＳＦＥＴのｎチャネルＭＩＳＦＥＴＱｎは、素子分離領域２で周囲を囲まれた領域内においてｐ型ウェル領域１Ｐの主面に形成される。このｎチャネルＭＩＳＦＥＴＱｎはチャネル形成領域として使用されるｐ型ウェル領域１Ｐ、ゲート絶縁膜３、ゲート電極（制御電極）４Ｎ、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極５を備える。
【００２８】
ｐ型ウェル領域１Ｐは、半導体基板１の主面部に形成され、低い不純物濃度に設定される。素子分離領域２は、本実施の形態において、微細化に好適なＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）で形成される。すなわち、素子分離領域２は、半導体基板１主面から深さ方向に向かって形成された溝と、この溝内に埋設され表面が平坦化された絶縁膜（例えば、ＳｉＯ２膜）で形成される。なお、素子分離領域２は、フィールド絶縁膜（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）で形成してもよい。
【００２９】
図３（Ａ）はｎチャネルＭＩＳＦＥＴＱｎの詳細な要部断面構造図である。ｎチャネルＭＩＳＦＥＴＱｎのゲート絶縁膜３には例えば５ｎｍの膜厚で形成されたＳｉＯ２膜が使用される。ゲート絶縁膜３は、必ずしもＳｉＯ２膜には限定されず、窒化膜やオキシナイトライド膜等を使用することができる。
【００３０】
本実施の形態において、ゲート電極４Ｎは、ゲート絶縁膜３側にこのゲート絶縁膜３に接して形成された下層の第１領域４ｇと、ゲート絶縁膜３とは離間され第１領域４ｇ上に形成された上層の第２領域４ｎとを備えて形成される。第１領域４ｇは、種類が異なる少なくもと２種類の四族元素で形成された領域である。本実施の形態において、第１領域４ｇは、四族元素であるＳｉと、このＳｉとは異なる四族元素であるＧｅとを有するＳｉ１−ｘＧｅｘで形成された領域である。第２領域４ｎは１種類の四族元素であるＳｉで形成された領域である。本実施の形態に係る相補型ＭＩＳＦＥＴにおいてはデュアルゲート電極構造が採用されているので、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎにはｎ型不純物がドーピングされる。ｎ型不純物にはＡｓが実用的に使用できる。
【００３１】
図１に示すように、ｎチャネルＭＩＳＦＥＴＱｎはエクステンデッドソース・ドレイン構造で形成され、主電極５は、高不純物濃度のｎ型半導体領域５Ｈと、この半導体領域５Ｈとチャネル形成領域との間に配設された低不純物濃度のｎ型半導体領域５Ｌとで形成される。半導体領域５Ｌはゲート電極４Ｎに対して自己整合で形成される。半導体領域５Ｈはゲート電極４Ｎ及びその側壁に配設されたゲート側壁７に対して自己整合で形成される。
【００３２】
このように構成されるｎチャネルＭＩＳＦＥＴＱｎにおいては、低抵抗化を図るために、ゲート電極４Ｎにシリサイド電極８Ｇが、主電極５にシリサイド電極８Ｍがそれぞれ電気的に接続される。シリサイド電極８Ｇは、図１及び図３（Ａ）に示すように、ゲート電極４Ｎの第２領域４ｎ上に形成される。シリサイド電極８Ｇは、ゲート電極４Ｎの第２領域４ｎのシリサイド化、詳細には主電極５上のシリサイド電極８Ｍと同一製造工程で行われるサリサイド化により形成され、第２領域４ｎの少なくとも一部分をシリサイド化することにより形成される。本実施の形態において、シリサイド電極８ＧはＣｏＳｉｙ膜で形成される。なお、シリサイド電極８Ｇには他にＴｉＳｉｙ膜が実用的に使用できる。シリサイド電極８Ｍは、図１に示すように、主電極５、詳細には高不純物濃度の半導体領域５Ｈ上に形成され、半導体領域５Ｈのシリサイド化（サリサイド化）により形成される。シリサイド電極８Ｍは、シリサイド電極８Ｇと基本的には同一製造工程で同一導電層に形成されるので、シリサイド電極８Ｇと同様にＣｏＳｉｙ膜で形成される。
【００３３】
一方、相補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴＱｐは、図１及び図２に示すように、素子分離領域２で周囲を囲まれた領域内においてｎ型ウェル領域１Ｎの主面に形成される。このｐチャネルＭＩＳＦＥＴＱｐはチャネル形成領域として使用されるｎ型ウェル領域１Ｎ、ゲート絶縁膜３、ゲート電極（制御電極）４Ｐ、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極６を備える。
【００３４】
ｎ型ウェル領域１Ｎは、ｐ型ウェル領域１Ｐとは別の領域において半導体基板１の主面部に形成され、比較的低い不純物濃度に設定される。
【００３５】
図３（Ｂ）はｐチャネルＭＩＳＦＥＴＱｐの詳細な要部断面構造図である。ｐチャネルＭＩＳＦＥＴＱｐのゲート絶縁膜３は、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３と同一製造工程で同一絶縁層に形成され、例えばＳｉＯ２膜で形成される。
【００３６】
ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎと同様にｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐは、ゲート絶縁膜３側にこのゲート絶縁膜３に接して形成された下層の第１領域４ｇと、ゲート絶縁膜３とは離間され第１領域４ｇ上に形成された上層の第２領域４ｐとを備えて形成される。第１領域４ｇは本実施の形態においてＳｉ１−ｘＧｅｘで形成された領域であり、第２領域４ｐはＳｉで形成された領域である。デュアルゲート電極構造により、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐにはｐ型不純物がドーピングされる。ｐ型不純物にはＢが実用的に使用できる。
【００３７】
図１に示すように、ｐチャネルＭＩＳＦＥＴＱｐはエクステンデッドソース・ドレイン構造で形成され、主電極６は、高不純物濃度のｐ型半導体領域６Ｈと、この半導体領域６Ｈとチャネル形成領域との間に配設された低不純物濃度のｐ型半導体領域６Ｌとで形成される。半導体領域６Ｌはゲート電極４Ｐに対して自己整合で形成される。半導体領域６Ｈはゲート電極４Ｐ及びその側壁に配設されたゲート側壁７に対して自己整合で形成される。
【００３８】
このように構成されるｐチャネルＭＩＳＦＥＴＱｐにおいては、ｎチャネルＭＩＳＦＥＴＱｎと同様に低抵抗化を図るために、ゲート電極４Ｐにシリサイド電極８Ｇが、主電極６にシリサイド電極８Ｍがそれぞれ電気的に接続される。シリサイド電極８Ｇは、図１及び図３（Ａ）に示すように、ゲート電極４Ｐの第２領域４ｐ上に形成される。シリサイド電極８Ｇは、ゲート電極４Ｐの第２領域４ｐのシリサイド化により形成され、第２領域４ｐの少なくとも一部分をシリサイド化（サリサイド化）することにより形成される。シリサイド電極８Ｍは、図１に示すように、主電極６の高不純物濃度の半導体領域６Ｈ上に形成され、半導体領域６Ｈのシリサイド化（サリサイド化）により形成される。シリサイド電極８Ｇ、シリサイド電極８ＭはいずれもＣｏＳｉｙ膜で形成される。
【００３９】
図４はゲート電極４Ｎ、４Ｐのそれぞれの表面（サリサイド化前の表面）からの深さ（μｍ）とＳｉＧｅ組成比との関係を示す図である。本実施の形態において、ゲート電極４Ｎ、４Ｐはいずれも０．１５μｍの膜厚で形成される。第１領域４ｇの厚さは０．０５μｍに設定され、第１領域４ｇのＳｉの組成比は０．８４に、Ｇｅの組成比は０．１６にそれぞれ設定される。すなわち、第１領域４ｇはＳｉ０．８６Ｇｅ０．１６で形成される。第２領域４ｎ、４ｐのそれぞれの厚さは０．１０μｍに設定され、第２領域４ｎ、４ｐのそれぞれのＳｉの組成比は１．０に設定される。
【００４０】
図５はｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎの表面（サリサイド化前の表面）からの深さ（μｍ）とＳｉＧｅ組成比とＡｓ濃度との関係を示す図である。同図５に示すｎ型不純物（ドナー）としてのＡｓ濃度分布は、主電極５の高不純物濃度の半導体領域５Ｈを形成するためのＡｓをイオン注入により同一製造工程でゲート電極４Ｎにドーピングした後に、主電極５の活性化アニールを行った場合のＡｓ濃度分布である。図中、実線は本実施の形態に係るＳｉＧｅで形成された第１領域４ｇを有するゲート電極４ＮのＡｓ濃度を示し、破線はＳｉゲート電極のＡｓ濃度を示す。Ｓｉゲート電極においては、Ａｓの拡散速度が遅いために、ゲート電極表面側からドーピングされたＡｓがゲート絶縁膜近傍に充分に拡散されていないので、ゲート絶縁膜近傍のＡｓ濃度が低下してしまう。このようなＡｓ濃度の低下はゲートバイアス印加時にゲート絶縁膜近傍において空乏層化を生じ、ＭＯＳＦＥＴの閾値電圧の制御性を悪化させたり、ＭＯＳＦＥＴの動作速度を低下させてしまう。
【００４１】
これに対して、本実施の形態に係るｎチャネルＭＩＳＦＥＴＱｎにおいては、ゲート電極４Ｎのゲート絶縁膜３近傍にＳｉＧｅで形成した第１領域４ｇを配設しており、Ｇｅの添加でゲート絶縁膜３近傍のＡｓの拡散速度を促進させることができるので、第１領域４ｇの全域にわたってすなわちゲート絶縁膜３近傍の全域にわたって充分なＡｓ濃度を確保することができる。Ｓｉ０．８６Ｇｅ０．１６中におけるＡｓの拡散係数は、１０００℃の温度環境下において、Ｓｉ中のＡｓの拡散係数に比べて２．５倍程度大きくなる。Ｇｅの組成比の上昇に伴うＡｓの拡散係数の増加に関しては、例えばＡ．Ｎｙｌａｎｄｓｔｅｄ，Ｓ．Ｙｕ．Ｓｈｉｒｙａｅｖ，Ｐ．Ｇａｉｄｕｋ，ａｎｄ Ｖ．Ｓ．Ｔｉｓｈｋｏｖ，Ｎｕｃｌ．Ｉｎｓｔｒｕ．Ｍｅｔｈｏｄ．Ｂ１２０ １６１−１６４（１９９６）に述べられている。なお、図５に示すＡｓ濃度分布はＳｉ中とＳｉ０．８６Ｇｅ０．１６中とでのＡｓ偏析係数を１とした場合を示す。従って、ゲート電極４Ｎにおいて、第１領域４ｇはＳｉゲート電極の場合に形成される空乏層化される領域よりも基本的に厚く形成される必要がある。Ｓｉゲート電極の場合、通常、５ｎｍの膜厚のゲート絶縁膜に対してゲート電極中に０．５ｎｍの厚さで空乏層が発生するので、第１領域４ｇの厚さは少なくとも２ｎｍ以上に設定されることが好ましい。さらに、第１領域４ｇのＧｅの組成比は充分にＡｓの拡散係数を高めるために０．１以上に設定されることが好ましい。
【００４２】
ゲート電極４Ｎの第２領域４ｎには図１及び図３（Ａ）に示すようにシリサイド電極８Ｇが形成されており、第２領域４ｎは図４及び図５に示すように少なくともその上側の一部をシリサイド電極８Ｇを形成するためのシリサイド化（又はサリサイド化）領域として使用する。すなわち、シリサイド化は第２領域４ｎの範囲内で行われ、シリサイド層８Ｇには抵抗値を増加してしまうＧｅ（又はＣ）が実質的に含まれない。例えば４０ｎｍの膜厚のＣｏＳｉ２膜でシリサイド電極８Ｇを形成する場合、１ｎｍの膜厚のＣｏに対して３．６３ｎｍの膜厚のＳｉが反応し、３．４９ｎｍの膜厚のＣｏＳｉ２膜が生成されるので、４１．６ｎｍの膜厚のＳｉが必要になる。本実施の形態に係るゲート電極４Ｎにおいては、シリサイド化によりＳｉが消費される４１．６ｎｍ以上の膜厚を有する第２領域４ｎが第１領域４ｇ上に形成される。例えば、Ｚ．Ｗａｎｇ，Ｙ．Ｌ．Ｃｈｅｎ，Ｈ．Ｙｉｎｇ，Ｒ．Ｊ．Ｎｅｍａｎｉｃｈ， ａｎｄ Ｄ．Ｅ．Ｓａｙｅｒｓ，Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．３２０，３９７−４０２（１９９４）にはＳｉを含むシリサイド層に比べてＳｉ及びＧｅを含むシリサイド層において抵抗値が高くなることが述べられている。
【００４３】
図６はｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐの表面（サリサイド化前の表面）からの深さ（μｍ）とＳｉＧｅ組成比とＢ濃度との関係を示す図である。同図６に示すｐ型不純物（アクセプター）としてのＢ濃度分布は、主電極６の高不純物濃度の半導体領域６Ｈを形成するためのＢＦ２をイオン注入により同一製造工程でゲート電極４Ｐにドーピングした後に、主電極６の活性化アニールを行った場合のＢ濃度分布である。図中、実線は本実施の形態に係るＳｉＧｅで形成された第１領域４ｇを有するゲート電極４ＰのＢ濃度を示し、破線はＳｉゲート電極のＢ濃度を示す。Ｓｉゲート電極においては、Ｂの拡散速度がＡｓの拡散速度に比べて速く、しかもドーピングされたＢＦ２のＦがゲート絶縁膜中でのＢの拡散を助長してしまうために、ゲート電極にドーピングされたＢがチャネル形成領域に漏れてしまう。このようなＢ漏れはＭＯＳＦＥＴの閾値電圧の制御性を悪化させてしまう。
【００４４】
これに対して、本実施の形態に係るｐチャネルＭＩＳＦＥＴＱｐにおいては、ゲート電極４Ｐのゲート絶縁膜３近傍にＳｉＧｅで形成した第１領域４ｇを配設しており、Ｇｅの添加でゲート絶縁膜３近傍のＢの拡散速度を減速させることができるので、ゲート電極４Ｐからゲート絶縁膜３を通してチャネル形成領域にＢ漏れ（Ｂのゲート絶縁膜３の突き抜け）を生じることがない。Ｓｉ０．８６Ｇｅ０．１６中におけるＢの拡散係数は、１０００℃の温度環境下において、Ｓｉ中のＢの拡散係数に比べて０．５〜０．１倍程度に小さくなるので、Ｂのゲート絶縁膜３中への拡散量を減少させ、チャネル形成領域へのＢの突き抜けを効果的に抑制することができる。このＧｅの組成比の上昇に伴うＢの拡散係数の減少に関しては、例えばＰ．Ｋｕｏ，Ｊ．Ｌ．Ｈｏｙｔ，ａｎｄ Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６６ ５８０−５８２（１９９５）に述べられている。なお、図６に示すＢ濃度分布はＳｉ中とＳｉ０．８６Ｇｅ０．１６中とでのＢ偏析係数を１とした場合を示す。従って、ゲート電極４Ｐにおいて、第１領域４ｇはＳｉゲート電極の場合に発生するＢ漏れを防止する厚さで形成される必要があり、本実施の形態において第１領域４ｇの厚さは少なくとも２ｎｍ以上に設定され、第１領域４ｇのＧｅの組成比は０．１以上に設定される。
【００４５】
前述のｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎと同様に、ゲート電極４Ｐの第２領域４ｐには図１及び図３（Ｂ）に示すようにシリサイド電極８Ｇが形成されており、第２領域４ｐは図４及び図６に示すように少なくともその上側の一部をシリサイド電極８Ｇを形成するためのシリサイド化領域として使用する。すなわち、シリサイド化は第２領域４ｐの範囲内で行われ、シリサイド層８Ｇには抵抗値を増加してしまうＧｅ（又はＣ）が実質的に含まれない。ゲート電極４Ｐにおいては、シリサイド化によりＳｉが消費される４１．６ｎｍ以上の膜厚を有する第２領域４ｐが第１領域４ｇ上に形成される。
【００４６】
図１に示すように、ｎチャネルＭＩＳＦＥＴＱｎの主電極５には、シリサイド電極８Ｍ、コンタクトプラグ電極（埋込み電極）１２のそれぞれを介在して配線１５が電気的に接続される。同様に、ｐチャネルＭＩＳＦＥＴＱｐの主電極６には、シリサイド電極８Ｍ、コンタクトプラグ電極１２のそれぞれを介在して配線１５が電気的に接続される。
【００４７】
コンタクトプラグ電極１２は、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれを覆う層間絶縁膜１０に形成された接続孔１１内に埋設され、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれにおいて同一導電層に配設され同一導電性材料で形成される。本実施の形態において、コンタクトプラグ電極１２は、Ｔｉ膜１２Ａ及びこのＴｉ膜１２Ａ上に積層したＷ膜１２Ｂの複合膜で形成される。層間絶縁膜１０は例えばＳｉ３Ｎ４膜１０Ａ及びＢＰＳＧ膜１０Ｂの複合膜で形成される。
【００４８】
配線１５はコンタクトプラグ電極１２を覆う層間絶縁膜１３上に形成され、この層間絶縁膜１３に形成された接続孔１４を通して配線１５とコンタクトプラグ電極１２との間が接続される。配線１５は、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれにおいて同一導電層に配設され同一導電性材料で形成される。本実施の形態において、配線１５はＴｉ膜、ＴｉＮ膜、ＡｌＣｕ膜、Ｔｉ膜、ＴｉＮ膜のそれぞれを順次重ね合わせた複合膜で形成される。層間絶縁膜１３は例えばＳｉ３Ｎ４膜１３Ａ及びＴＥＯＳ膜１３Ｂの複合膜で形成される。
【００４９】
なお、図１には示していないが、図２に接続孔１１の領域を示すように、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎ、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐのそれぞれにも前述のシリサイド層８Ｇ、コンタクトプラグ電極１２のそれぞれを介在して配線１５が電気的に接続される。
【００５０】
＜製造プロセス＞
次に、前述のＭＩＳＦＥＴを備えた半導体集積回路の製造プロセスを説明する。図７乃至図１９は製造プロセスを各製造工程毎に示す半導体集積回路の工程断面図である。
【００５１】
（１）まず、単結晶Ｓｉからなる低不純物濃度のｐ型半導体基板１を準備する。そして、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において半導体基板１の主面部にｐ型ウェル領域１Ｐを形成し、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において半導体基板１の主面部にｎ型ウェル領域１Ｎを形成する（図７参照）。
【００５２】
（２）ＭＩＳＦＥＴ間を含む素子形成領域間において半導体基板１に溝を形成し、この溝に絶縁体を埋設することにより素子分離領域２を形成する（図７参照）。溝は好ましくは異方性エッチングで半導体基板１表面から深さ方向にエッチングを行うことにより形成する。絶縁体にはＣＶＤ法又はスパッタリング法で成膜したＳｉＯ２膜を実用的に使用することができ、成膜後にエッチバック法、ケミカルメカニカルポリッシング（ＣＭＰ）法等によりＳｉＯ２膜の表面には平坦化処理がなされる。
【００５３】
なお、素子分離領域２はｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ等の半導体素子を形成した後に形成してもよい。また、素子分離領域２はフィールド酸化膜を主体として形成してもよい。
【００５４】
（３）図７に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域において、半導体基板１の主面上にゲート絶縁膜３を形成する。本実施の形態においてゲート絶縁膜３には酸化性雰囲気中で半導体基板１表面を加熱する熱酸化法で形成したＳｉＯ２膜が使用される。ゲート絶縁膜３の膜厚は、必要とする閾値電圧値により適宜設定できるが、本実施の形態においては２．５ｎｍで形成される。なお、詳細な説明は省略するが、ゲート絶縁膜３の形成前に閾値電圧を調節するためのドーパントをチャネル形成領域にドーピングしてあることが好ましい。
【００５５】
（４）図８に示すように、ゲート絶縁膜３上を含む半導体基板１全面にゲート電極形成層４０を形成する。本実施の形態において、ゲート電極形成層４０はシラン（Ｓｉ２Ｈ６）ガスとゲルマン（ＧｅＨ４）ガスとの混合ガスをソースガスとするＣＶＤ法で成膜される。このＣＶＤ法においては、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスのそれぞれのガス分圧及び成膜温度を適宜制御することにより、ゲート電極形成層４０は、ゲート絶縁膜３からの距離に応じてＧｅの組成比を任意に変化させ、Ｓｉ１−ｘＧｅｘからなる第１領域４ｇ、Ｓｉからなる第２領域４ｍのそれぞれを有するゲート電極形成層４０を形成することができる。この時点において第２領域４ｍはｎ型不純物、ｐ型不純物のいずれもドーピングされていない状態にある。
【００５６】
第１領域４ｇは、Ｓｉ２Ｈ６ガスの流量が５ｓｃｃｍ、ＧｅＨ４ガスの流量が１ｓｃｃｍ、成膜圧力が１．３×１０２Ｐａ、成膜温度が５００℃、成膜時間が１０分間の条件において成膜される。この条件下において、第１領域４ｇは前述の図４に示すようにＧｅの組成比が０．１６のＳｉ０．８６Ｇｅ０．１６で形成することができ、第１領域４ｇの厚さは０．０５μｍになる。第２領域４ｍは、第１領域４ｇに引き続き連続的に成膜され、Ｓｉ２Ｈ６ガスの流量、成膜圧力、成膜温度のそれぞれの条件はいずれも変えずにＧｅＨ４ガスの流量を０ｓｃｃｍ、成膜時間を２８分間にそれぞれ調節する。この条件下において、第２領域４ｍはＧｅの組成比が０でＳｉの組成比が１．０すなわち実質的にＧｅを含まないＳｉを成膜することができる。第２領域４ｍは０．１０μｍの膜厚で成膜される。本実施の形態においては、ＧｅＨ４ガスの流量が１ｓｃｃｍから急減に０ｓｃｃｍに変化させているので、図４に示すようにＧｅの組成比はゲート絶縁膜３から０．０５μｍの距離において急激に減少する。第２領域４ｍにおいては、少なくともシリサイド化（ｓａｌｉｃｉｄｅ）によりシリサイド電極８Ｇの形成に消費される部分が少なくともＧｅの組成比を０に設定してあればよい。
【００５７】
なお、第１領域４ｇはＳｉＨ４ガスとＧｅ２Ｈ６ガスとの混合ガスをソースガスとするＣＶＤ法で形成することもできる。さらに、第１領域４ｇはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法で形成することもできる。
【００５８】
（５）図９に示すように、ゲート電極形成層４０にパターンニングを行い、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域にゲート電極４を形成する。ゲート電極４のゲート幅寸法及びゲート長寸法は製作するＭＩＳＦＥＴサイズや電気特性に応じて任意に決定される。パターンニングは、フォトリソグラフィ技術で形成されたマスクを使用し、ＲＩＥ等の異方性エッチングで行われる。
【００５９】
（６）図１０に示すように、ゲート電極４の表面を覆う絶縁膜４Ａを形成する。絶縁膜４Ａには例えば熱酸化法で成膜されたＳｉＯ２膜やＣＶＤ法で成膜されたＳｉＯ２膜が実用的に使用できる。
【００６０】
（７）次に、エクステンデッドソース・ドレインプロセスを開始する。まず、図１１に示すように、ｎチャネルＭＩＳＦＥＴＱｎの形成領域においてソース電極及びドレイン電極として使用する一対の主電極５を形成するために、低不純物濃度のｎ型半導体領域５Ｌを形成する。半導体領域５Ｌは、ゲート電極４、素子分離領域２及びｐチャネルＭＩＳＦＥＴＱｐの形成領域を覆うマスク２０を耐不純物注入マスクとして使用し、イオン注入法によりｐ型ウェル領域１Ｐの主面部にｎ型不純物をドーピングすることにより形成される。マスク２０にはフォトリソグラフィ技術で形成されたレジストマスクが使用される。ｎ型不純物には拡散速度が遅くシャロー化に好適なＡｓが使用される。Ａｓに対してイオン注入法における注入エネルギ量は１０〜５０ｋｅＶ、ドーズ量は１０１４〜１０１５ａｔｏｍｓ／ｃｍ２に設定することが一般的であるが、本実施の形態においてＡｓの注入エネルギ量は１５ｋｅＶ、ドーズ量は１０１４ａｔｏｍｓ／ｃｍ２の条件が使用される。
【００６１】
（８）図１２に示すように、ｐチャネルＭＩＳＦＥＴＱｐの形成領域においてソース電極及びドレイン電極として使用する一対の主電極６を形成するために、低不純物濃度のｐ型半導体領域６Ｌを形成する。半導体領域６Ｌは、ゲート電極４、素子分離領域２及びｎチャネルＭＩＳＦＥＴＱｎの形成領域を覆うマスク２１を耐不純物注入マスクとして使用し、イオン注入法によりｎ型ウェル領域１Ｎの主面部にｐ型不純物をドーピングすることにより形成される。マスク２１にはマスク２０と同様にフォトリソグラフィ技術で形成されたレジストマスクが使用される。ｐ型不純物にはイオン注入分布を浅くすることができシャロー化に好適なＢＦ２が使用される。本実施の形態においてＢＦ２の注入エネルギ量は１０ｋｅＶ、ドーズ量は１０１４ａｔｏｍｓ／ｃｍ２の条件が使用される。また、ｐ型不純物にはＢイオンやＢ分子イオンが実用的に使用できる。
【００６２】
なお、前述のＡｓ、ＢＦ２のそれぞれのイオン注入後には、イオン注入に伴う半導体基板１表面のダメージの回復や不純物の活性化を目的としてアニールを行うことが好ましい。
【００６３】
（９）図１３に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域においてゲート電極４の側壁に絶縁膜４Ａを介してゲート側壁７を形成する。ゲート側壁７は本実施の形態においてＳｉ３Ｎ４膜で形成される。ゲート側壁７は、例えば低圧ＣＶＤ法、スパッタ法等の成膜技術で半導体基板１上の全面に形成されたＳｉ３Ｎ４膜に成膜した膜厚分に相当するＲＩＥ等の異方性エッチングを行うことにより形成される。
【００６４】
（１０）図１４に示すように、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において一対の主電極５を形成するために、高低不純物濃度のｎ型半導体領域５Ｈを形成する。半導体領域５Ｈは、ゲート電極４、ゲート側壁７、素子分離領域２及びｐチャネルＭＩＳＦＥＴＱｐの形成領域を覆うマスク２２を耐不純物注入マスクとして使用し、イオン注入法によりｐ型ウェル領域１Ｐの主面部にｎ型不純物をドーピングすることにより形成される。本実施の形態に係る相補型ＭＩＳＦＥＴはデュアルゲート電極構造を採用するので、ｎ型不純物はゲート電極４にもドーピングされ、それぞれｎ型不純物がドーピングされた第１領域４ｇ及び第２領域４ｎを有するゲート電極４Ｎが形成される。マスク２２にはフォトリソグラフィ技術で形成されたレジストマスクが使用される。ｎ型不純物には拡散速度が遅くシャロー化に好適なＡｓが使用される。本実施の形態においてＡｓの注入エネルギ量は５０ｋｅＶ、ドーズ量は３×１０１５ａｔｏｍｓ／ｃｍ２の条件が使用される。
【００６５】
（１１）図１５に示すように、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において一対の主電極６を形成するために、高低不純物濃度のｐ型半導体領域６Ｈを形成する。半導体領域６Ｈは、ゲート電極４、ゲート側壁７、素子分離領域２及びｎチャネルＭＩＳＦＥＴＱｎの形成領域を覆うマスク２３を耐不純物注入マスクとして使用し、イオン注入法によりｎ型ウェル領域１Ｎの主面部にｐ型不純物をドーピングすることにより形成される。デュアルゲート電極構造を採用するので、ｐ型不純物はゲート電極４にもドーピングされ、それぞれｐ型不純物がドーピングされた第１領域４ｇ及び第２領域４ｐを有するゲート電極４Ｐが形成される。マスク２３にはフォトリソグラフィ技術で形成されたレジストマスクが使用される。ｐ型不純物にはイオン注入分布を浅くすることができシャロー化に好適なＢＦ２が使用される。本実施の形態においてＢＦ２の注入エネルギ量は４０ｋｅＶ、ドーズ量は３×１０１５ａｔｏｍｓ／ｃｍ２の条件が使用される。
【００６６】
（１２）アニールを行い、イオン注入された不純物の活性化を行う。本実施の形態において、アニールは、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法で行われ、Ｎ２ガス雰囲気中、１０００℃の温度で１０秒間行われる。このアニールにより、半導体領域５Ｌ及び５Ｈからなる主電極５が形成され、ｎチャネルＭＩＳＦＥＴＱｎがほぼ完成する。本実施の形態において、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域のアクセプター濃度は１０１７〜１０１８ａｔｏｍｓ／ｃｍ３程度、主電極５のドナー濃度は１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度、主電極５の接合深さは５０〜２００ｎｍ程度で形成される。ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎはデュアルゲート電極構造でｎ型に設定され、ｎチャネルＭＩＳＦＥＴＱｎは表面チャネル型になるので、ｎチャネルＭＩＳＦＥＴＱｎは短チャネル効果の抑制及び動作速度の高速化に好適で微細化を実現することができる。同様に、アニールにより、半導体領域６Ｌ及び６Ｈからなる主電極６が形成され、ｐチャネルＭＩＳＦＥＴＱｐがほぼ完成する。ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域のドナー濃度は１０１７〜１０１８ａｔｏｍｓ／ｃｍ３程度、主電極６のアクセプター濃度は１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度、主電極５の接合深さは５０〜２００ｎｍ程度で形成される。ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐはデュアルゲート電極構造でｐ型に設定され、ｐチャネルＭＩＳＦＥＴＱｐは表面チャネル型になるので、ｐチャネルＭＩＳＦＥＴＱｐは短チャネル効果の抑制及び動作速度の高速化に好適で微細化を実現することができる。
【００６７】
（１３）図１６に示すように、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎ上にシリサイド電極８Ｇ、主電極５上にシリサイド電極８Ｍ、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐ上にシリサイド電極８Ｇ、主電極６上にシリサイド電極８Ｍのそれぞれを同一製造工程で形成する。本実施の形態においてシリサイド電極８Ｇ、８Ｍのそれぞれはサリサイド化によるＣｏＳｉｙ膜で形成される。ＣｏＳｉｙ膜は、まずゲート電極４Ｎ上、４Ｐ上、主電極５上、６上のそれぞれに存在する絶縁膜を除去し、ゲート電極４Ｎの第２領域４ｎ、ゲート電極４Ｐの第２領域４ｐ、主電極５の半導体領域５Ｈ、主電極６の半導体領域６Ｈのそれぞれの表面を露出させる。引き続き、半導体基板１上の全面にＣｏ膜、キャップ層としてのＴｉＮ膜を順次成膜する。Ｃｏ膜、ＴｉＮ膜はいずれも例えばスパッタリング法で成膜し、Ｃｏ膜は例えば１１．５ｎｍの膜厚で形成される。このＣｏ膜は非酸化性雰囲気中、５００℃の温度で６０秒間のアニールを行った後、ＴｉＮ膜及び未反応のＣｏ膜を除去し、引き続き７５０℃の温度で３０秒間のアニールを行う２段階アニール法によりシリサイド化され、４０ｎｍの膜厚を有するシリサイド電極８Ｇ、８Ｍのそれぞれを形成することができる。２段階アニール法は、ＣｏＳｉからＣｏＳｉ２への相転移を目的として、さらに１回目のアニール直後に未反応のＣｏ膜を除去してゲート側壁７上におけるシリサイド電極８Ｇと８Ｍとの間のブリッジングの防止を目的として行われる。いずれのアニールもＲＴＡ法で行われ、前述の未反応のＣｏ膜の除去には例えば硫酸と過酸化水素水との混合溶液が実用的に使用できる。
【００６８】
前述のように、ｎチャネルＭＩＳＦＥＴＱｎにおいて、シリサイド電極８ＧはＧｅを含まないＳｉで形成された第２領域４ｎの一部を第２領域４ｎの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが含まれない。同様に、ｐチャネルＭＩＳＦＥＴＱｐにおいて、シリサイド電極８ＧはＧｅを含まないＳｉで形成された第２領域４ｐの一部を第２領域４ｐの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが含まれない。従って、シリサイド電極８Ｇの抵抗値を減少させることができる。しかも、相補型ＭＩＳＦＥＴにおいては、ｎチャネルＭＩＳＦＥＴＱｎの第１領域４ｇ及び第２領域４ｎを有するゲート電極４Ｎ、ｐチャネルＭＩＳＦＥＴＱｐの第１領域４ｇ及び第２領域４ｐを有するゲート電極４Ｐのそれぞれが同一製造工程で形成することができる。
【００６９】
（１４）図１７に示すように、半導体基板１上の全面に層間絶縁膜１０を形成する。層間絶縁膜１０は、本実施の形態において、スパッタリング法で成膜されたＳｉ３Ｎ４膜１０Ａ、ＣＶＤ法で成膜されたＢＰＳＧ膜１０Ｂのそれぞれを順次積層することにより形成される。層間絶縁膜１０の表面はケミカルメカニカルポリッシング法により平坦化される。
【００７０】
（１５）ｎチャネルＭＩＳＦＥＴＱｎのシリサイド電極８Ｇ上、８Ｍ上、ｐチャネルＭＩＳＦＥＴＱｐのシリサイド電極８Ｇ上、８Ｍ上において層間絶縁膜１０に接続孔１１を形成し、図１８に示すように接続孔１１内にコンタクトプラグ電極１２を埋設する。コンタクトプラグ電極１２は、本実施の形態においてスパッタリング法で成膜されたＴｉ膜１２Ａ、選択ＣＶＤ法で成膜されたＷ膜１２Ｂのそれぞれを順次積層し、Ｗ膜１２Ｂの表面側からケミカルメカニカルポリッシングで研磨することにより接続孔１１内に埋設することができる。
【００７１】
（１６）図１９に示すように、層間絶縁膜１０上の全面に層間絶縁膜１３を形成する。層間絶縁膜１３は、本実施の形態において、スパッタリング法で成膜されたＳｉ３Ｎ４膜１３Ａ、プラズマＣＶＤ法で成膜されたＴＥＯＳ膜１３Ｂのそれぞれを順次積層することにより形成される。
【００７２】
（１７）コンタクトプラグ電極１２上において層間絶縁膜１３に接続孔１４を形成し（図１参照）、前述の図１に示すように、層間絶縁膜１３上に接続孔１４を通してコンタクトプラグ電極１２に電気的に接続される配線１５を形成する。本実施の形態において、配線１５はスパッタリング法によりＴｉ膜、ＴｉＮ膜、ＡｌＣｕ膜、Ｔｉ膜、ＴｉＮ膜のそれぞれを順次積層した複合膜で形成される。また、配線１５はダマシンプロセスで形成されたダマシン配線を使用してもよい。これら一連の製造工程が終了すると、本実施の形態に係る半導体集積回路が完成する。
【００７３】
このように構成される本実施の形態に係る半導体集積回路においては、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐのゲート絶縁膜３側に配設された第１領域４ｇに第２四族元素であるＧｅが含まれる（又はＣが含まれ、第１領域４ｇはＳｉＧｅ又はＳｉＣで形成される）ので、第１領域４ｇ中のｐ型不純物であるＢの拡散速度を減少させ、Ｂのチャネル形成領域側への漏れを防止することができる。従って、ｐチャネルＭＩＳＦＥＴＱｐの閾値電圧を安定化させることができ、半導体集積回路の電気的信頼性を向上させることができる。さらに、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎのゲート絶縁膜３側に配設された第１領域４ｇに第２四族元素であるＧｅが含まれる（同様に又はＣが含まれ、第１領域４ｇはＳｉＧｅ又はＳｉＣで形成される）ので、第１領域４ｇ中のｎ型不純物であるＡｓの拡散速度を促進し、ゲート電極４Ｎの全域にわたって特にゲート絶縁膜３近傍でＡｓの不純物濃度を充分に確保することができる。従って、ゲート電極４Ｎ内の空乏層化を防止することができ、ｎチャネルＭＩＳＦＥＴＱｎの閾値電圧を安定化させることができるので、半導体集積回路の電気的信頼性を向上させることができる。特に、デュアルゲート電極構造の相補型ＭＩＳＦＥＴを備えた半導体集積回路においては、第１及び第２四族元素を含む同一構造のゲート電極４（下層の第１領域４ｇ及び上層の第２領域４ｍで形成される。）の使用でｐチャネルＭＩＳＦＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎのそれぞれの閾値電圧を同時に安定化させることができる。この結果、ＭＩＳＦＥＴの微細化を実現することができ、半導体集積回路の集積度を向上させることができる。
【００７４】
さらに、半導体集積回路においては、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐの実質的に第２四族元素であるＧｅを含まない第２領域４ｐ、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎの実質的に第２四族元素であるＧｅを含まない第２領域４ｎのそれぞれをシリサイド化（サリサイド化）することによりシリサイド電極８Ｇを形成しているので、シリサイド電極８Ｇには第２四族元素が含まれない。従って、シリサイド電極８Ｇの抵抗値を減少させることができ、ｐチャネルＭＩＳＦＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎのそれぞれのスイッチング動作速度の高速化並びに低電源電圧化を実現することができ、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。
【００７５】
さらに、半導体集積回路の製造方法においては、ソースガスの調節だけで第２四族元素を実質的に含まない第２領域４ｐを有するｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐ、第２領域４ｎを有するｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎのそれぞれを形成し、第２領域４ｐ、４ｎのそれぞれの少なくとも一部をシリサイド化するだけで第２四族元素が実質的に含まれないシリサイド電極８Ｇを形成することができる。従って、製造工程数を増加することなく、容易にシリサイド電極８Ｇの抵抗値を減少させることができる。
【００７６】
さらに、半導体集積回路の製造方法においては、第１領域４ｇ及び第２領域４ｍを有するゲート電極４を相補型ＭＩＳＦＥＴのそれぞれにおいて同一製造工程で形成し、デュアルゲート電極構造の相補型ＭＩＳＦＥＴを形成することができるので、ゲート電極を相補型ＭＩＳＦＥＴのそれぞれで別々に形成する場合に比べて製造工程数を減少させることができる。
【００７７】
（第２の実施の形態）
本実施の形態は、ＭＩＳＦＥＴのゲート電極の四族元素の組成比をゲート絶縁膜からの距離に応じて変化させた構造例を説明するものである。図２０、図２１はそれぞれ本発明の第２の実施の形態に係るｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎ、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐのそれぞれの表面（サリサイド化前の表面）からの深さ（μｍ）とＳｉＧｅ組成比との関係を示す図である。
【００７８】
図２０に示すゲート電極４Ｎ、４Ｐは第１の実施の形態に係る半導体集積回路と同様にいずれも０．１５μｍの膜厚で形成される。第１領域４ｇの厚さは０．０５μｍに設定される。第１領域４ｇのＳｉの組成比はゲート絶縁膜３側から所定距離まで一定に維持され、さらにゲート絶縁膜３から離れるに従い連続的にかつ緩やかに増加する。ゲート絶縁膜３側においてＳｉの組成比は０．６０、第２領域４ｎ又は４ｐ側においてＳｉの組成比は１．０に設定される。このＳｉの組成比の変化に従い、第１領域４ｇのＧｅの組成比はゲート絶縁膜３側から離れるに従い連続的にかつ緩やかに減少し、ゲート絶縁膜３側においてＧｅの組成比は０．４０、第２領域４ｎ又は４ｐ側においてＧｅの組成比は０に設定される。このようなＳｉＧｅの組成比が連続的に変化する第１領域４ｇは、ＣＶＤ法におけるＧｅＨ４ガスの流量を徐々に減少させることにより容易に形成することができる。
【００７９】
図２１に示すゲート電極４Ｎ、４Ｐは第１の実施の形態に係る半導体集積回路と同様にいずれも０．１５μｍの膜厚で形成される。第１領域４ｇの厚さは０．０５μｍに設定される。第１領域４ｇのＳｉの組成比はゲート絶縁膜３側から所定距離まで一定に維持され、さらにゲート絶縁膜３から離れると段階的に増加する。ゲート絶縁膜３側においてＳｉの組成比は０．６０、段階的に増加して最終的には第２領域４ｎ又は４ｐ側においてＳｉの組成比は１．０に設定される。このＳｉの組成比の変化に従い、第１領域４ｇのＧｅの組成比はゲート絶縁膜３側から離れるに従い段階的に減少し、ゲート絶縁膜３側においてＧｅの組成比は０．４０、第２領域４ｎ又は４ｐ側においてＧｅの組成比は０に設定される。このようなＳｉＧｅの組成比が段階的に変化する第１領域４ｇは、ＣＶＤ法におけるＧｅＨ４ガスの流量を段階的に減少させることにより容易に形成することができる。
【００８０】
なお、本実施の形態においては、ゲート絶縁膜３の直上にＳｉＧｅの第１領域４ｇを形成しているが、本発明においては、ゲート絶縁膜３と第１領域４ｇとの間に第１領域４ｇの厚さよりも非常に薄い膜厚、詳細には１ｎｍ以下の膜厚でＧｅを実質的に含まないＳｉ層又はＳｉを実質的に含まないＧｅ層が形成されていてもよい。このＳｉ層又はＧｅ層が実際に存在していても、ゲート電極４ＰにドーピングされたＢの拡散は上層の第１領域４ｇ中で抑制することができ、ゲート電極４ＮにドーピングされたＡｓの拡散は第１領域４ｇ中で促進させることができる。さらに、ゲート絶縁膜３がＳｉＯ２膜で形成される場合、Ｓｉ層は第１領域４ｇに含まれたＧｅによるＳｉＯ２膜の膜質の劣化を防ぐことができる。さらに、Ｇｅ層が形成される場合には、このＧｅ層はゲート電極４ＰにドーピングされたＢの拡散を抑制することができる。Ｇｅ層は特にゲート絶縁膜３を窒化膜で形成する場合に有効である。
【００８１】
このように構成される半導体集積回路においては、前述の第１の実施の形態に係る半導体集積回路で得られる効果と同様の効果を得ることができる。
【００８２】
（第３の実施の形態）
本実施の形態は、ＭＩＳＦＥＴのゲート電極の他の構造例を説明するものである。図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）、図２２（Ｄ）、図２２（Ｅ）はいずれも本発明の第３の実施の形態に係る半導体集積回路のｎチャネルＭＩＳＦＥＴＱｎの詳細な要部断面構造図である。
【００８３】
図２２（Ａ）に示すｎチャネルＭＩＳＦＥＴＱｎはシリサイド電極８Ｇを形成した後の構造であり、ゲート電極４ＮはＳｉＧｅからなる第１領域４ｇだけで形成され、このゲート電極４Ｎ上にはシリサイド電極８Ｇが形成される。シリサイド電極８Ｇの形成前（シリサイド化前）においては破線で示すようにゲート電極４ＮにＳｉからなる第２領域４ｎが形成されており、シリサイド電極８Ｇはこの第２領域４ｎを丁度すべて消費することにより形成される。従って、シリサイド電極８Ｇには実質的にＧｅが含まれないので、第１の実施の形態に係る半導体集積回路と同様にシリサイド電極８Ｇの抵抗値を減少させることができる。
【００８４】
図２２（Ｂ）に示すｎチャネルＭＩＳＦＥＴＱｎは同様にシリサイド電極８Ｇを形成した後の構造である。ゲート電極４Ｎは、ＳｉＧｅからなる第１領域４ｇと、この第１領域４ｇ上のＣｏＳｉｚＧｅｚ’からなる３元化合物（多元化合物）の第２領域４ｔとで形成される。シリサイド電極８Ｇはゲート電極４Ｎの第２領域４ｔ上に形成される。第２領域４ｔは、シリサイド化前は前述の第１の実施の形態に係る半導体集積回路のｎチャネルＭＩＳＦＥＴＱｎと同様にＳｉからなる第２領域４ｎであったものが、シリサイド化により下層の第１領域４ｇのＳｉＧｅ、上層に形成されたＣｏのそれぞれと化合し生成されたものである。ＣｏＳｉｚＧｅｚ’からなる３元化合物は化学的に安定しており、シリサイド電極８ＧにはＧｅが実質的に含まれないので、第１の実施の形態に係る半導体集積回路と同様にシリサイド電極８Ｇの抵抗値を減少させることができる。
【００８５】
図２２（Ｃ）に示すｎチャネルＭＩＳＦＥＴＱｎは、ＳｉＧｅからなる第１領域４ｇ、Ｓｉからなる第２領域４ｎのそれぞれを交互に複数積層してゲート電極４Ｎが形成される。ゲート電極４Ｎは、基本的にはゲート絶縁膜３側（最下層）に第１領域４ｇが配設され、ゲート絶縁膜３から離間されシリサイド化される領域（最上層）に第２領域４ｎが配設されていればよい。シリサイド電極８Ｇは最上層の第２領域４ｎの一部をシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが実質的に含まれず、シリサイド電極８Ｇの抵抗値を減少させることができる。
【００８６】
図２２（Ｄ）に示すｎチャネルＭＩＳＦＥＴＱｎは、図２２（Ａ）に示すｎチャネルＭＩＳＦＥＴＱｎと図２２（Ｃ）に示すｎチャネルＭＩＳＦＥＴＱｎとを組み合わせたものである。すなわち、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４ＮはＳｉＧｅからなる第１領域４ｇ、Ｓｉからなる第２領域４ｎ、ＳｉＧｅからなる第１領域４ｇのそれぞれを順次積層して形成され、シリサイド電極８Ｇは最上層の第１領域４ｇ上に形成される。シリサイド化前においてはゲート電極４Ｎの最上層はＳｉからなる第２領域４ｎであり、シリサイド化によりこの最上層の第２領域４ｎを丁度すべて消費してシリサイド電極８Ｇが形成される。従って、シリサイド電極８ＧにはＧｅが実質的に含まれないので、シリサイド電極８Ｇの抵抗値を減少させることができる。
【００８７】
図２２（Ｅ）に示すｎチャネルＭＩＳＦＥＴＱｎは、図２２（Ｂ）に示すｎチャネルＭＩＳＦＥＴＱｎと図２２（Ｃ）に示すｎチャネルＭＩＳＦＥＴＱｎとを組み合わせたものである。すなわち、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４ＮはＳｉＧｅからなる第１領域４ｇ、Ｓｉからなる第２領域４ｎ、ＳｉＧｅからなる第１領域４ｇ、ＣｏＳｉｚＧｅｚ’からなる３元化合物の第２領域４ｔのそれぞれを順次積層して形成され、シリサイド電極８Ｇは最上層の第２領域４ｔ上に形成される。このシリサイド電極８ＧにはＧｅが実質的に含まれないので、シリサイド電極８Ｇの抵抗値を減少させることができる。
【００８８】
なお、図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）、図２２（Ｄ）、図２２（Ｅ）のそれぞれに示すゲート電極構造はｐチャネルＭＩＳＦＥＴＱｐにおいても同一構造になる。さらに、第２四族元素であるＧｅに代えてＣが使用できる。
【００８９】
本実施の形態に係る半導体集積回路においては、前述の第１の実施の形態に係る半導体集積回路で得られる効果と同様の効果を得ることができる。
【００９０】
（第４の実施の形態）
本実施の形態は、エレベーテッド電極を有するＭＩＳＦＥＴを備えた半導体集積回路に本発明を適用した例を説明するものである。
【００９１】
＜デバイス構造＞
図２３は本発明の第４の実施の形態に係る半導体集積回路の相補型ＭＩＳＦＥＴ部分を示す断面構造図である。図２３に示すように、本実施の形態に係る半導体集積回路は、前述の第１の実施の形態に係る半導体集積回路と同様に、単結晶Ｓｉからなる低不純物濃度のｐ型半導体基板１を主体に構成され、この半導体集積回路には論理回路や記憶回路を構築する相補型ＭＩＳＦＥＴが搭載される。
【００９２】
相補型ＭＩＳＦＥＴの基本的な構造は第１の実施の形態に係る半導体集積回路に搭載された相補型ＭＩＳＦＥＴの構造と同一である。すなわち、相補型ＭＩＳＦＥＴのｎチャネルＭＩＳＦＥＴＱｎは、素子分離領域２で周囲を囲まれた領域内においてｐ型ウェル領域１Ｐの主面に形成され、チャネル形成領域として使用されるｐ型ウェル領域１Ｐ、ゲート絶縁膜３、ゲート電極４Ｎ、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極５を備える。
【００９３】
ｐ型ウェル領域１Ｐは、半導体基板１の主面部に形成され、低い不純物濃度に設定される。素子分離領域２は、第１の実施の形態に係る半導体集積回路と同様に、微細化に好適なＳＴＩで形成される。
【００９４】
ｎチャネルＭＩＳＦＥＴＱｎのゲート絶縁膜３には例えば５ｎｍの膜厚で形成されたＳｉＯ２膜が使用される。ゲート電極４Ｎは、前述の第１の実施の形態に係る半導体集積回路のゲート電極４Ｎの第１領域４ｇに相当する領域で、種類が異なる少なくもと２種類の四族元素で全域を形成した領域である。本実施の形態において、ゲート電極４Ｎは、四族元素であるＳｉと、このＳｉとは異なる四族元素であるＧｅとを有するＳｉ１−ｘＧｅｘで形成される。相補型ＭＩＳＦＥＴはデュアルゲート電極構造を採用しているので、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎにはｎ型不純物がドーピングされる。ｎ型不純物にはＡｓが実用的に使用できる。
【００９５】
ｎチャネルＭＩＳＦＥＴＱｎはエクステンデッドソース・ドレイン構造で形成され、主電極５は、高不純物濃度のｎ型半導体領域５Ｈと、この半導体領域５Ｈとチャネル形成領域との間に配設された低不純物濃度のｎ型半導体領域５Ｌとで形成される。半導体領域５Ｌはゲート電極４Ｎに対して自己整合で形成される。半導体領域５Ｈはゲート電極４Ｎ及びその側壁に配設されたゲート側壁７に対して自己整合で形成される。
【００９６】
このように構成されるｎチャネルＭＩＳＦＥＴＱｎにおいては、ゲート電極４Ｎにエレベーテッド電極（エレベーテッドゲート電極）４Ｅが電気的に接続され、このエレベーテッド電極４Ｅにはシリサイド電極８Ｇが電気的に接続されるとともに、シャロー化並びに低抵抗化を図るために主電極５にエレベーテッド電極（エレベーテッドソース電極又はエレベーテッドドレイン電極）５Ｅが電気的に接続され、このエレベーテッド電極５Ｅにはシリサイド電極８Ｍが電気的に接続される。
【００９７】
ゲート電極４Ｎ上のエレベーテッド電極４Ｅは、前述の第１の実施の形態に係る半導体集積回路のゲート電極４Ｎと同様の構造で形成され、ゲート電極４Ｎ側にこのゲート電極４Ｎに接して形成された下層の第１領域４ｇと、ゲート電極４Ｎとは離間され第１領域４ｇ上に形成された上層の第２領域４ｎとを備えて形成される。第１領域４ｇ、第２領域４ｎはいずれもエピタキャル成長層で形成される。第１領域４ｇは、種類が異なる少なくもと２種類の四族元素で形成された領域である。本実施の形態において、第１領域４ｇは、四族元素であるＳｉと、このＳｉとは異なる四族元素であるＧｅとを有するＳｉ１−ｘＧｅｘで形成された領域である。第２領域４ｎは１種類の四族元素であるＳｉで形成された領域である。デュアルゲート電極構造が採用されているので、エレベーテッド電極４Ｅにはｎ型不純物であるＡｓがドーピングされる。
【００９８】
シリサイド電極８Ｇは、エレベーテッド電極４Ｅの第２領域４ｎ上に形成される。本実施の形態において、シリサイド電極８Ｇは第２領域４ｎの上面及び側面に形成される。シリサイド電極８Ｇは、エレベーテッド電極４Ｅの第２領域４ｎのシリサイド化、詳細には主電極５上のシリサイド電極８Ｍと同一製造工程で行われるサリサイド化により形成され、第２領域４ｎの少なくとも一部分をシリサイド化することにより形成される。本実施の形態において、シリサイド電極８ＧはＣｏＳｉｙ膜で形成される。なお、シリサイド電極８Ｇには他にＴｉＳｉｙ膜が実用的に使用できる。
【００９９】
主電極５上のエレベーテッド電極５Ｅは、エレベーテッド電極４Ｅと同様に、主電極５側にこの主電極５に接して形成された下層の第１領域５ｇと、主電極５とは離間され第１領域５ｇ上に形成された上層の第２領域５ｎとを備えて形成される。第１領域５ｇ、第２領域５ｎはいずれもエピタキャル成長層で形成される。第１領域５ｇはエレベーテッド電極４Ｅの第１領域４ｇと同様に本実施の形態においてＳｉ１−ｘＧｅｘで形成され、第２領域５ｎはＳｉで形成される。エレベーテッド電極５Ｅにはｎ型不純物であるＡｓがドーピングされる。
【０１００】
シリサイド電極８Ｍは、シリサイド電極８Ｇと同様にエレベーテッド電極５Ｅ上に形成され、エレベーテッド電極５Ｅの第２領域５ｎの少なくとも一部のシリサイド化（サリサイド化）により形成される。シリサイド電極８Ｍは、シリサイド電極８Ｇと基本的には同一製造工程で同一導電層に形成されるので、シリサイド電極８Ｇと同様にＣｏＳｉｙ膜で形成される。
【０１０１】
一方、相補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴＱｐは、図２３に示すように、素子分離領域２で周囲を囲まれた領域内においてｎ型ウェル領域１Ｎの主面に形成される。このｐチャネルＭＩＳＦＥＴＱｐはチャネル形成領域として使用されるｎ型ウェル領域１Ｎ、ゲート絶縁膜３、ゲート電極４Ｐ、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極６を備える。
【０１０２】
ｐチャネルＭＩＳＦＥＴＱｐのゲート絶縁膜３は、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３と同一製造工程で同一絶縁層に形成され、例えばＳｉＯ２膜で形成される。
【０１０３】
ゲート電極４Ｐはゲート電極４Ｎと同様にＳｉ１−ｘＧｅｘで形成され、相補型ＭＩＳＦＥＴにはデュアルゲート電極構造が採用されるので、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐにはｐ型不純物がドーピングされる。ｐ型不純物にはＢＦ２が実用的に使用できる。
【０１０４】
ｐチャネルＭＩＳＦＥＴＱｐはエクステンデッドソース・ドレイン構造で形成され、主電極６は、高不純物濃度のｐ型半導体領域６Ｈと、この半導体領域６Ｈとチャネル形成領域との間に配設された低不純物濃度のｐ型半導体領域６Ｌとで形成される。半導体領域６Ｌはゲート電極４Ｐに対して自己整合で形成される。半導体領域６Ｈはゲート電極４Ｐ及びその側壁に配設されたゲート側壁７に対して自己整合で形成される。
【０１０５】
このように構成されるｐチャネルＭＩＳＦＥＴＱｐにおいては、ゲート電極４Ｐにエレベーテッド電極（エレベーテッドゲート電極）４Ｅが電気的に接続され、このエレベーテッド電極４Ｅにはシリサイド電極８Ｇが電気的に接続されるとともに、シャロー化並びに低抵抗化を図るために主電極６にエレベーテッド電極（エレベーテッドソース電極又はエレベーテッドドレイン電極）６Ｅが電気的に接続され、このエレベーテッド電極６Ｅにはシリサイド電極８Ｍが電気的に接続される。
【０１０６】
ゲート電極４Ｐ上のエレベーテッド電極４Ｅは、ゲート電極４Ｎ上のエレベーテッド電極４Ｅと同様の構造で形成され、ゲート電極４Ｐ側にこのゲート電極４Ｐに接して形成された下層の第１領域４ｇと、ゲート電極４Ｐとは離間され第１領域４ｇ上に形成された上層の第２領域４ｐとを備えて形成される。第１領域４ｇ、第２領域４ｐはいずれもエピタキャル成長層で形成される。第１領域４ｇは本実施の形態においてＳｉ１−ｘＧｅｘで形成され、第２領域４ｐはＳｉで形成されたる。デュアルゲート電極構造が採用されているので、エレベーテッド電極４Ｅにはｐ型不純物であるＢＦ２がドーピングされる。
【０１０７】
シリサイド電極８Ｇは、エレベーテッド電極４Ｅの第２領域４ｐ上に形成される。本実施の形態において、シリサイド電極８Ｇは第２領域４ｐの上面及び側面に形成される。シリサイド電極８Ｇは、エレベーテッド電極４Ｅの第２領域４ｐのシリサイド化（サリサイド化）により形成され、第２領域４ｐの少なくとも一部分をシリサイド化することにより形成される。本実施の形態において、シリサイド電極８Ｇは、ｎチャネルＭＩＳＦＥＴＱｎのシリサイド電極８Ｇと同一製造工程で同一導電層に形成されるので、ＣｏＳｉｙ膜で形成される。
【０１０８】
主電極６上のエレベーテッド電極６Ｅは、エレベーテッド電極５Ｅと同様に、主電極６側にこの主電極６に接して形成された下層の第１領域６ｇと、主電極６とは離間され第１領域６ｇ上に形成された上層の第２領域６ｐとを備えて形成される。第１領域６ｇ、第２領域６ｐはいずれもエピタキャル成長層で形成される。第１領域６ｇはエレベーテッド電極５Ｅの第１領域５ｇと同様に本実施の形態においてＳｉ１−ｘＧｅｘで形成され、第２領域６ｐはＳｉで形成される。エレベーテッド電極６Ｅにはｐ型不純物であるＢＦ２がドーピングされる。
【０１０９】
シリサイド電極８Ｍは、シリサイド電極８Ｇと同様にエレベーテッド電極６Ｅ上に形成され、エレベーテッド電極６Ｅの第２領域６ｐの少なくとも一部のシリサイド化（サリサイド化）により形成される。シリサイド電極８Ｍは、シリサイド電極８Ｇと基本的には同一製造工程で同一導電層に形成されるので、シリサイド電極８Ｇと同様にＣｏＳｉｙ膜で形成される。
【０１１０】
図２４、図２５はいずれもエレベーテッド電極５Ｅ、６Ｅのそれぞれの表面（サリサイド化前の表面）からの深さ（ｎｍ）とＳｉＧｅ組成比との関係を示す図である。図２４に示すエレベーテッド電極５Ｅ、６Ｅのそれぞれは５１．６ｎｍの膜厚で形成される。第１領域５ｇ、６ｇはそれぞれ１０ｎｍの膜厚で形成され、第１領域５ｇ、６ｇのそれぞれのＳｉの組成比は０．８４に、Ｇｅの組成比は０．１６に設定される。すなわち、第１領域５ｇ、６ｇはいずれもＳｉ０．８６Ｇｅ０．１６で形成される。Ｇｅの組成比は０．１以上に設定されることが好ましい。第２領域５ｎ、６ｐのそれぞれの厚さは、前述の第１の実施の形態に係る半導体集積回路のシリサイド電極８Ｍと同様に４０ｎｍの膜厚のＣｏＳｉｙ膜で形成されるので、シリサイド化での消費を考慮して４１．６ｎｍに設定される。図２４に示す第２領域５ｎ、６ｐは、いずれもすべてのＳｉをシリサイド電極８Ｍに消費されるものとして膜厚を設定しているが、Ｓｉ領域を残しておく場合には４１．６ｎｍを越える膜厚で形成する。
【０１１１】
また、図２５に示すエレベーテッド電極５Ｅ、６Ｅのそれぞれは、前述の第２の実施の形態に係る半導体集積回路のゲート電極４Ｎ、４Ｐのそれぞれと同様に、第１領域５ｇのＧｅの組成比を主電極５からの距離に応じて連続的に減少させ、第１領域６ｇのＧｅの組成比を主電極６からの距離に応じて連続的に減少させた場合を示す。すなわち、第１領域５ｇにおいては、主電極５から厚さ３ｎｍまでのＧｅの組成比が０．４に設定され、さらに主電極５から離れるに従いＧｅの組成比は連続的に減少される。第１領域５ｇのＳｉの組成比はこのＧｅの減少に従い増加する。同様に、第１領域６ｇにおいては、主電極６から厚さ３ｎｍまでのＧｅの組成比が０．４に設定され、さらに主電極６から離れるに従いＧｅの組成比は連続的に減少される。第１領域６ｇのＳｉの組成比はこのＧｅの減少に従い増加する。
【０１１２】
なお、詳細に説明しないが、エレベーテッド電極５Ｅ及び６Ｅを形成する工程と同一製造工程においてｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎ上にエレベーテッド電極４Ｅが、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐ上にエレベーテッド電極４Ｅがそれぞれ形成されるので、このエレベーテッド電極４Ｅの構造はエレベーテッド電極５Ｅ、６Ｅのそれぞれの構造と実質的に同一になる。
【０１１３】
エレベーテッド電極５Ｅは基本的に主電極５の接合深さを浅くしてシャロー化を実現することができ、同様にエレベーテッド電極６Ｅは主電極６の接合深さを浅くしてシャロー化を実現することができる。図２４又は図２５に示すように、特にｐチャネルＭＩＳＦＥＴＱｐのエレベーテッド電極６Ｅの主電極６側にＳｉ０．８６Ｇｅ０．１６からなる第１領域６ｇを配設することにより、主電極６の高不純物濃度のｐ型半導体領域６Ｈを形成するためにエレベーテッド電極６Ｅにドーピングされるｐ型不純物例えばＢの拡散速度を減少させることができるので、より一層主電極６のシャロー化を実現することができる。第１領域６ｇ中、すなわちＳｉ０．８６Ｇｅ０．１６中におけるＢの拡散係数は、第１の実施の形態に係る半導体集積回路において説明したように、１０００℃の温度環境下において、Ｓｉ中のＢの拡散係数に比べて０．５〜０．１倍程度に小さくなる。
【０１１４】
さらに、ＳｉＧｅ中でのＢの活性濃度はＳｉでのＢの活性濃度に比べて高くなり、エレベーテッド電極６Ｅ中のホール濃度がＳｉ中のホール濃度に比べて大きくなるので、主電極６のｐ型半導体領域６Ｈの拡散層抵抗をより一層減少させることができる。
【０１１５】
さらに、エレベーテッド電極５Ｅの第２領域５ｎ、エレベーテッド電極６Ｅの第２領域６ｐはいずれもＳｉで形成されているので、シリサイド化（サリサイド化）により形成されたシリサイド電極８Ｍには実質的にＧｅが含まれない。従って、前述の第１の実施の形態に係る半導体集積回路で説明したように、シリサイド電極８Ｍの抵抗値を減少させることができる。
【０１１６】
さらに、ＳｉＧｅの場合にはエネルギギャップがＳｉのエネルギギャップに比べて高くなるが、これは主にＳｉＧｅの伝導帯のレベルがＳｉの伝導帯のレベルに比べて高くなるためである。本実施の形態においてエレベーテッド電極５Ｅの第１領域５ｇ、エレベーテッド電極６Ｅの第１領域６ｇのそれぞれにはＳｉ０．８６Ｇｅ０．１６が使用され、第２領域５ｎ、６ｐのそれぞれのＳｉがすべて消費されシリサイド電極８Ｍが形成された場合には、第１領域５ｇ、６ｇのそれぞれのＳｉ０．８６Ｇｅ０．１６とシリサイド電極８ＭのＣｏＳｉ２とのショットキー接合が形成される。このショットキー接合の障壁高さはＳｉとＣｏＳｉ２とのショットキー接合の障壁高さに比べて０．１〜０．２ｅＶ程度小さくなる。従って、エレベーテッド電極５Ｅとシリサイド電極８Ｍとの間の接続抵抗、エレベーテッド電極６Ｅとシリサイド電極８Ｍとの接続抵抗のいずれも減少させることができる。
【０１１７】
そして、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎ、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐのそれぞれにはエレベーテッド電極４Ｅが形成され、このエレベーテッド電極４Ｅは前述の第１の実施の形態に係る半導体集積回路のｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎ、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐのそれぞれと実質的に同一構造で形成されるので、第１の実施の形態に係る半導体集積回路で得られる効果と同様の効果を得ることができる。すなわち、ｎチャネルＭＩＳＦＥＴＱｎにおいては、ゲート電極４Ｎの空乏層化を防止することができ、閾値電圧の安定化を実現することができる。特に、エレベーテッド電極構造を採用するｎチャネルＭＩＳＦＥＴＱｎにおいては、ゲート電極４Ｎ上にエレベーテッド電極４Ｅが形成され、デュアルゲート電極構造を形成するためのｎ型不純物の実効的な拡散距離が長くなってしまう。本実施の形態においてはゲート電極４Ｎ自体をＳｉＧｅで形成しているので、ゲート絶縁膜３近傍を含むゲート電極４Ｎ全域に充分にｎ型不純物を拡散させることができる。ｐチャネルＭＩＳＦＥＴＱｐにおいては、ゲート電極４Ｐからチャネル形成領域へのｐ型不純物の漏れを防止することができ、閾値電圧の安定化を実現することができる。
【０１１８】
図２３に示すように、ｎチャネルＭＩＳＦＥＴＱｎの主電極５には、エレベーテッド電極４Ｅ、シリサイド電極８Ｍ、コンタクトプラグ電極１２のそれぞれを介在して配線１５が電気的に接続される。同様に、ｐチャネルＭＩＳＦＥＴＱｐの主電極６には、エレベーテッド電極６Ｅ、シリサイド電極８Ｍ、コンタクトプラグ電極１２のそれぞれを介在して配線１５が電気的に接続される。
【０１１９】
なお、図２３には示していないが、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎにはエレベーテッド電極４Ｅ、シリサイド層８Ｇ、コンタクトプラグ電極１２のそれぞれを介在して配線１５が電気的に接続される。ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐにはエレベーテッド電極４Ｅ、シリサイド層８Ｇ、コンタクトプラグ電極１２のそれぞれを介在して配線１５が電気的に接続される。
【０１２０】
＜製造プロセス＞
次に、前述のＭＩＳＦＥＴを備えた半導体集積回路の製造プロセスを説明する。図２６乃至図３２は製造プロセスを各製造工程毎に示す半導体集積回路の工程断面図である。
【０１２１】
（１）まず、単結晶Ｓｉからなる低不純物濃度のｐ型半導体基板１を準備する。そして、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において半導体基板１の主面部にｐ型ウェル領域１Ｐを形成し、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において半導体基板１の主面部にｎ型ウェル領域１Ｎを形成する（図２６参照）。
【０１２２】
（２）前述の第１の実施の形態に係る半導体集積回路の製造プロセスと同様に、ＭＩＳＦＥＴ間を含む素子形成領域間に素子分離領域２を形成する（図２６参照）。
【０１２３】
（３）図２６に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域において、半導体基板１の主面上にゲート絶縁膜３を形成する。本実施の形態においてゲート絶縁膜３には酸化性雰囲気中で半導体基板１表面を加熱する熱酸化法で形成したＳｉＯ２膜が使用される。ゲート絶縁膜３の膜厚は、必要とする閾値電圧値により適宜設定できるが、本実施の形態においては５ｎｍで形成される。なお、詳細な説明は省略するが、ゲート絶縁膜３の形成前に閾値電圧を調節するためのドーパントをチャネル形成領域にドーピングしてあることが好ましい。
【０１２４】
（４）図２７に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域においてゲート絶縁膜３上にゲート電極４を形成する。本実施の形態において、ゲート電極４はＳｉ２Ｈ６ガスとＧｅＨ４ガスとの混合ガスをソースガスとするＣＶＤ法で成膜される。このＣＶＤ法においては、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスのそれぞれのガス分圧及び成膜温度を適正に制御することにより、ゲート電極４はゲート絶縁膜３からの距離に応じてＧｅの組成比を任意に変化させることができる。ゲート電極４は例えば０．１５μｍの膜厚で形成され、本実施の形態においてゲート電極４上にはエレベーテッド電極４Ｅが形成されるので、ゲート電極４の全域がＳｉ１−ｘＧｅｘで形成される。第１の実施の形態に係る半導体集積回路におけるゲート電極４Ｎ、４Ｐのそれぞれの第１領域４ｇと同様に、ゲート電極４は、Ｓｉ２Ｈ６ガスの流量が５ｓｃｃｍ、ＧｅＨ４ガスの流量が１ｓｃｃｍ、成膜圧力が１．３×１０２Ｐａ、成膜温度が５００℃、成膜時間が３８分間の条件において成膜され、この条件下においてゲート電極４はＳｉの組成比を０．８４、Ｇｅの組成比を０．１６としたＳｉ０．８６Ｇｅ０．１６で形成される。ゲート電極４は、成膜後にフォトリソグラフィ技術で形成されたマスクを使用し、ＲＩＥ等の異方性エッチングでパターンニングされる。この時点において、ゲート電極４にはｎ型不純物、ｐ型不純物のいずれもドーピングされていない状態にある。
【０１２５】
なお、ゲート電極４は、第１の実施の形態に係る半導体集積回路の製造プロセスで説明したように、ＳｉＨ４ガスとＧｅ２Ｈ６ガスとの混合ガスをソースガスとするＣＶＤ法で形成することもできる。さらに、ゲート電極４はＭＢＥ法で形成することもできる。さらに、ゲート電極４は、第１の実施の形態に係る半導体集積回路のゲート電極４Ｎ、４Ｐのそれぞれと同一構造、すなわちＳｉＧｅからなる第１領域４ｇとＳｉからなる第２領域４ｍとで形成することもできる。
【０１２６】
ゲート電極４の形成後にはゲート電極４の表面を覆う絶縁膜４Ａが形成される。絶縁膜４Ａには例えば熱酸化法で成膜されたＳｉＯ２膜が実用的に使用できる。
【０１２７】
（５）次に、エクステンデッドソース・ドレインプロセスを開始する。まず、図２８に示すように、ｎチャネルＭＩＳＦＥＴＱｎの形成領域においてソース電極及びドレイン電極として使用する一対の主電極５を形成するために、低不純物濃度のｎ型半導体領域５Ｌを形成し、引き続きｐチャネルＭＩＳＦＥＴＱｐの形成領域においてソース電極及びドレイン電極として使用する一対の主電極６を形成するために、低不純物濃度のｐ型半導体領域６Ｌを形成する。
【０１２８】
半導体領域５Ｌは、ゲート電極４、素子分離領域２及びｐチャネルＭＩＳＦＥＴＱｐの形成領域を覆うマスク（前述の図１１参照）を耐不純物注入マスクとして使用し、イオン注入法によりｐ型ウェル領域１Ｐの主面部にｎ型不純物をドーピングすることにより形成される。ｎ型不純物には拡散速度が遅くシャロー化に好適なＡｓが使用される。Ａｓに対してイオン注入法における注入エネルギ量は１０〜５０ｋｅＶ、ドーズ量は１０１４〜１０１５ａｔｏｍｓ／ｃｍ２に設定することが一般的であるが、本実施の形態においてＡｓの注入エネルギ量は１５ｋｅＶ、ドーズ量は１０１４ａｔｏｍｓ／ｃｍ２の条件が使用される。
【０１２９】
半導体領域６Ｌは、ゲート電極４、素子分離領域２及びｎチャネルＭＩＳＦＥＴＱｎの形成領域を覆うマスク（前述の図１２参照）を耐不純物注入マスクとして使用し、イオン注入法によりｎ型ウェル領域１Ｎの主面部にｐ型不純物をドーピングすることにより形成される。ｐ型不純物にはイオン注入分布を浅くすることができシャロー化に好適なＢＦ２が使用される。本実施の形態においてＢＦ２の注入エネルギ量は１０ｋｅＶ、ドーズ量は１０１４ａｔｏｍｓ／ｃｍ２の条件が使用される。また、ｐ型不純物にはＢイオンやＢ分子イオンが実用的に使用できる。
【０１３０】
前述のＡｓ、ＢＦ２のそれぞれのイオン注入後には、イオン注入に伴う半導体基板１表面のダメージの回復や不純物の活性化を目的としてアニールを行うことが好ましい。
【０１３１】
（６）図２９に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域においてゲート電極４の側壁に絶縁膜４Ａを介してゲート側壁７を形成する。ゲート側壁７は本実施の形態においてＳｉ３Ｎ４膜で形成される。
【０１３２】
（７）図３０に示すように、エレベーテッド電極を形成するために、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において半導体領域５Ｌ上に第１領域５ｇ、第２領域５ｍのそれぞれを順次積層し、ゲート電極４上に第１領域４ｇ、第２領域４ｍのそれぞれを順次積層するとともに、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において半導体領域６Ｌ上に第１領域６ｇ、第２領域６ｍのそれぞれを順次積層し、ゲート電極４上に第１領域４ｇ、第２領域４ｍのそれぞれを順次積層する。これらの第１領域４ｇ、５ｇ、６ｇ、第２領域４ｍ、５ｍ、６ｍのそれぞれは本実施の形態においてＭＢＥ法で成膜したエピタキャル成長層で形成される。第１領域４ｇ、５ｇ、６ｇのそれぞれは、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスとの混合ガスをソースガスとして使用し、前述の図２４に示すようにＳｉ０．８６Ｇｅ０．１６を１０ｎｍの膜厚で成長させることにより形成される。勿論、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスのそれぞれのガス分圧及び成長温度を適宜制御することにより、第１領域４ｇ、５ｇ、６ｇのそれぞれは図２５に示すように下地表面からの距離に応じてＧｅの組成比を任意に変化させることができる。第２領域４ｍ、５ｍ、６ｍのそれぞれは、第１領域４ｇ、５ｇ、６ｇのそれぞれの成膜後に引き続き連続的に成膜され、４１．６ｎｍ又はそれ以上の膜厚のＳｉで形成される。第２領域４ｍ、５ｍ、６ｍのそれぞれはＧｅＨ４ガスの流量を０にし引き続きＳｉ２Ｈ６ガスをソースガスとしてエピタキャル成長を行うことにより形成することができる。
【０１３３】
なお、本実施の形態に係るエレベーテッド電極はエピタキャル成長層させた単結晶のＳｉＧｅ膜及びＳｉ膜で形成されるが、基本的には単結晶に限定されず、多結晶や非晶質でエレベーテッド電極を形成してもよい。また、エレベーテッド電極のＳｉＧｅに代えて、異なる２種類の四族元素で形成されたＳｉＣや異なる３種類の四族元素で形成されたＳｉＧｅＣを使用することができる。
【０１３４】
（８）図３１に示すように、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において一対の主電極５を形成するために、高低不純物濃度のｎ型半導体領域５Ｈを形成するとともに、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において一対の主電極６を形成するために、高低不純物濃度のｐ型半導体領域６Ｈを形成する。
【０１３５】
ｎ型の半導体領域５Ｈは、主にｎチャネルＭＩＳＦＥＴＱｎの形成領域においてエレベーテッド電極５Ｅとして形成される第１領域５ｇ及び第２領域５ｍにその内部にピークを持つようにｎ型不純物がイオン注入によりドーピングされ、このドーピングされたｎ型不純物をｐ型ウェル領域１Ｐ表面部分に拡散させることにより形成される。本実施の形態に係る相補型ＭＩＳＦＥＴはデュアルゲート電極構造を採用するので、ｎ型不純物はゲート電極４上のエレベーテッド電極４Ｅとして形成される第１領域４ｇ及び第２領域４ｍにもドーピングされ、このドーピングされたｎ型不純物はゲート電極４にも拡散され、ｎ型のゲート電極４Ｎが形成される。さらに、第１領域４ｇ、第２領域４ｍのそれぞれにもｎ型不純物がドーピングされこのｎ型不純物が活性化されるので、エレベーテッド電極４Ｅが形成され、同様に第１領域５ｇ、第２領域５ｍのそれぞれにもｎ型不純物がドーピングされこのｎ型不純物が活性化されるので、エレベーテッド電極５Ｅが形成される。ｎ型不純物には拡散速度が遅くシャロー化に好適なＡｓが使用され、本実施の形態においてＡｓの注入エネルギ量は５０ｋｅＶ、ドーズ量は３×１０１５ａｔｏｍｓ／ｃｍ２の条件が使用される。
【０１３６】
ｐ型の半導体領域６Ｈは、主にｐチャネルＭＩＳＦＥＴＱｐの形成領域においてエレベーテッド電極６Ｅとして形成される第１領域６ｇ及び第２領域６ｍにその内部にピークを持つようにｐ型不純物がイオン注入によりドーピングされ、このドーピングされたｐ型不純物をｎ型ウェル領域１Ｎ表面部分に拡散させることにより形成される。同様にデュアルゲート電極構造の採用により、ｐ型不純物はゲート電極４上のエレベーテッド電極４Ｅとして形成される第１領域４ｇ及び第２領域４ｍにもドーピングされ、このドーピングされたｐ型不純物はゲート電極４にも拡散され、ｐ型のゲート電極４Ｐが形成される。さらに、第１領域４ｇ、第２領域４ｍのそれぞれにもｐ型不純物がドーピングされこのｐ型不純物が活性化されるので、エレベーテッド電極４Ｅが形成され、同様に第１領域６ｇ、第２領域６ｍのそれぞれにもｐ型不純物がドーピングされこのｐ型不純物が活性化されるので、エレベーテッド電極６Ｅが形成される。ｐ型不純物にはイオン注入分布を浅くすることができシャロー化に好適なＢＦ２が使用され、本実施の形態においてＢＦ２の注入エネルギ量は４０ｋｅＶ、ドーズ量は３×１０１５ａｔｏｍｓ／ｃｍ２の条件が使用される。
【０１３７】
ｎ型不純物、ｐ型不純物の拡散並びに活性化はＲＴＡ等のアニールで行われる。アニールは、例えばＮ２ガス雰囲気中、１０００℃の温度で１０秒間行われる。
【０１３８】
同図３１に示す工程が終了した時点で、半導体領域５Ｌ及び５Ｈからなる主電極５が形成され、ｎチャネルＭＩＳＦＥＴＱｎがほぼ完成する。本実施の形態において、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域のアクセプター濃度は１０１７〜１０１８ａｔｏｍｓ／ｃｍ３程度、主電極５のドナー濃度は１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度、主電極５の接合深さは５０〜２００ｎｍ程度で形成される。ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎはデュアルゲート電極構造でｎ型に設定され、ｎチャネルＭＩＳＦＥＴＱｎは表面チャネル型になるので、ｎチャネルＭＩＳＦＥＴＱｎは短チャネル効果の抑制及び動作速度の高速化に好適で微細化を実現することができる。同様に、半導体領域６Ｌ及び６Ｈからなる主電極６が形成され、ｐチャネルＭＩＳＦＥＴＱｐがほぼ完成する。ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域のドナー濃度は１０１７〜１０１８ａｔｏｍｓ／ｃｍ３程度、主電極６のアクセプター濃度は１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度、主電極５の接合深さは５０〜２００ｎｍ程度で形成される。ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐはデュアルゲート電極構造でｐ型に設定され、ｐチャネルＭＩＳＦＥＴＱｐは表面チャネル型になるので、ｐチャネルＭＩＳＦＥＴＱｐは短チャネル効果の抑制及び動作速度の高速化に好適で微細化を実現することができる。
【０１３９】
なお、ｎ型不純物、ｐ型不純物のそれぞれのイオン注入に際してはエレベーテッド電極４Ｅ、５Ｅ、６Ｅのそれぞれの表面のダメージを防止しまた汚染を防止するためにバッファ膜として例えばＳｉＯ２膜を形成することが好ましい。
【０１４０】
（９）図３２に示すように、ｎチャネルＭＩＳＦＥＴＱｎのエレベーテッド電極４Ｅ上にシリサイド電極８Ｇ、エレベーテッド電極５Ｅ上にシリサイド電極８Ｍ、ｐチャネルＭＩＳＦＥＴＱｐのエレベーテッド電極４Ｅ上にシリサイド電極８Ｇ、エレベーテッド電極６Ｅ上にシリサイド電極８Ｍのそれぞれを同一製造工程で形成する。本実施の形態においてシリサイド電極８Ｇ、８Ｍのそれぞれはサリサイド化によるＣｏＳｉｙ膜で形成される。ＣｏＳｉｙ膜は、まずエレベーテッド電極４Ｅ、５Ｅ、６Ｅのそれぞれの表面を露出させた後、これらの表面上含む半導体基板１上の全面にＣｏ膜、キャップ層としてのＴｉＮ膜を順次成膜する。Ｃｏ膜、ＴｉＮ膜はいずれも例えばスパッタリング法で成膜し、Ｃｏ膜は例えば１１．５ｎｍの膜厚で形成される。このＣｏ膜は非酸化性雰囲気中、５００℃の温度で６０秒間のアニールを行った後、未反応のＣｏ膜を除去し、引き続き７５０℃の温度で３０秒間のアニールを行う２段階アニール法によりシリサイド化され、４０ｎｍの膜厚を有するシリサイド電極８Ｇ、８Ｍのそれぞれを形成することができる。前述の第１の実施の形態に係る半導体集積回路の製造プロセスで説明したように、アニールにはＲＴＡ法が使用され、前述の未反応のＣｏ膜の除去には例えば硫酸と過酸化水素水との混合溶液が使用される。
【０１４１】
ｎチャネルＭＩＳＦＥＴＱｎにおいて、シリサイド電極８Ｇはエレベーテッド電極４ＥのＧｅを含まないＳｉで形成された第２領域４ｎの少なくとも一部を第２領域４ｎの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが含まれない。さらに、シリサイド電極８Ｍはエレベーテッド電極５ＥのＧｅを含まないＳｉで形成された第２領域５ｎの少なくとも一部を第２領域５ｎの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＭにはＧｅが含まれない。同様に、ｐチャネルＭＩＳＦＥＴＱｐにおいて、シリサイド電極８Ｇはエレベーテッド電極４ＥのＧｅを含まないＳｉで形成された第２領域４ｐの少なくとも一部を第２領域４ｐの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが含まれない。さらに、シリサイド電極８Ｍはエレベーテッド電極６ＥのＧｅを含まないＳｉで形成された第２領域６ｐの少なくとも一部を第２領域６ｐの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＭにはＧｅが含まれない。
【０１４２】
図３２には（図２３も同様）エレベーテッド電極４Ｅ、５Ｅ、６Ｅのそれぞれの第２領域４ｎ、４ｐ、５ｎ、６ｐの一部を残した状態を示しているが、エレベーテッド電極４Ｅとシリサイド電極８Ｇとの間の接続抵抗、エレベーテッド電極５Ｅとシリサイド電極８Ｍとの接続抵抗、エレベーテッド電極６Ｅとシリサイド電極８Ｍとの接続抵抗をいずれも減少させる場合には、前述の図２４及び図２５で説明したように、第２領域４ｎ、４ｐ、５ｎ、６ｐのそれぞれはすべてシリサイド化されることが好ましい。
【０１４３】
（１０）前述の第１の実施の形態に係る半導体集積回路の製造プロセスと同様に、層間絶縁膜１０、接続孔１１、コンタクトプラグ電極１２、層間絶縁膜１３、接続孔１４、配線１５のそれぞれを順次形成することにより、前述の図２３に示す本実施の形態に係る半導体集積回路が完成する。
【０１４４】
このように構成される半導体集積回路においては、前述の第１の実施の形態に係る半導体集積回路で得られる効果に加えて、エピタキシャル成長層すなわちｐチャネルＭＩＳＦＥＴＱｐのエレベーテッド電極６Ｅの第１領域６ｇに含まれる第２四族元素であるＧｅによりエレベーテッド電極６Ｅ内にドーピングされたｐ型不純物であるＢの拡散速度を減少させることができる。従って、エレベーテッド電極６Ｅから拡散により形成される主電極６の高不純物濃度のｐ型半導体領域６Ｈの接合深さを浅くすることができるので、主電極（ソース電極及びドレイン電極）６のシャロー化を実現することができ、半導体集積回路の集積度を向上することができる。
【０１４５】
さらに、エレベーテッド電極６Ｅ内でのｐ型不純物の活性濃度がＳｉ中に比べて高くなり、エレベーテッド電極６Ｅ内のキャリア濃度を高くすることができる。従って、エレベーテッド電極６Ｅの低抵抗化並びに低電源電圧化を実現し、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。
【０１４６】
さらに、シリサイド電極８Ｇ、８Ｍのそれぞれに第２四族元素であるＧｅが実質的に含まれないことでシリサイド電極８Ｇ、８Ｍのそれぞれの抵抗値を減少させることができ、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれのスイッチング動作速度の高速化並びに低電源電圧化を実現することができる。従って、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。
【０１４７】
さらに、主電極５上のエレベーテッド電極５Ｅの第２領域５ｎをすべて消費しシリサイド電極８Ｍを形成した場合には、エレベーテッド電極５ＥのＳｉＧｅからなる第１領域５ｇとシリサイド電極８Ｍとの間のエネルギギャップを減少させ、ショットキー障壁の高さを減少させることができるので、エレベーテッド電極５Ｅとシリサイド電極８Ｍとの間の接触抵抗値を減少させることができる。同様に、主電極６上のエレベーテッド電極６Ｅの第２領域６ｐをすべて消費しシリサイド電極８Ｍを形成した場合には、エレベーテッド電極６ＥのＳｉＧｅからなる第１領域５ｇとシリサイド電極８Ｍとの間のエネルギギャップを減少させ、ショットキー障壁の高さを減少させることができるので、エレベーテッド電極６Ｅとシリサイド電極８Ｍとの間の接触抵抗値を減少させることができる。従って、半導体集積回路の回路動作速度の高速化並びに低消費電力化を実現することができる。
【０１４８】
（第５の実施の形態）
本実施の形態は、前述の第４の実施の形態に係るエレベーテッド電極を有するＭＩＳＦＥＴを備えた半導体集積回路の変形例を説明するものである。
【０１４９】
＜デバイス構造＞
図３３は本発明の第５の実施の形態に係る半導体集積回路の相補型ＭＩＳＦＥＴ部分を示す断面構造図である。図３３に示す本実施の形態に係る半導体集積回路のｎチャネルＭＩＳＦＥＴＱｎにおいては、前述の第４の実施の形態に係る半導体集積回路のｎチャネルＭＩＳＦＥＴＱｎと基本的には同一構造で形成されるが、ゲート電極４Ｎ上のエレベーテッド電極４Ｅの上面にのみシリサイド電極８Ｇが形成される。エレベーテッド電極４Ｅの側面、特に第１領域４ｇの側面はゲート側壁７により覆われる。同様に、ｐチャネルＭＩＳＦＥＴＱｐにおいては、ゲート電極４Ｐ上のエレベーテッド電極４Ｅの上面にのみシリサイド電極８Ｇが形成され、エレベーテッド電極４Ｅの側面はゲート側壁７により覆われる。すなわち、シリサイド電極８Ｇは、エレベーテッド電極４ＥのＳｉＧｅで形成された第１領域４ｇをシリサイド化することなく、第２領域４ｎ又は４ｐのＳｉの消費のみで形成される。従って、シリサイド電極８ＧにはＧｅが実質的に含まれないので、シリサイド電極８Ｇの抵抗値を減少させることができる。
【０１５０】
＜製造プロセス＞
次に、前述のＭＩＳＦＥＴを備えた半導体集積回路の製造プロセスを説明する。図３４乃至図４１は製造プロセスを各製造工程毎に示す半導体集積回路の工程断面図である。
【０１５１】
（１）まず、単結晶Ｓｉからなる低不純物濃度のｐ型半導体基板１を準備する。そして、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において半導体基板１の主面部にｐ型ウェル領域１Ｐを形成し、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において半導体基板１の主面部にｎ型ウェル領域１Ｎを形成する（図３４参照）。
【０１５２】
（２）前述の第１の実施の形態に係る半導体集積回路の製造プロセスと同様に、ＭＩＳＦＥＴ間を含む素子形成領域間に素子分離領域２を形成する（図３４参照）。
【０１５３】
（３）図３４に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域において、半導体基板１の主面上にゲート絶縁膜３を形成する。本実施の形態においてゲート絶縁膜３には酸化性雰囲気中で半導体基板１表面を加熱する熱酸化法で形成したＳｉＯ２膜が使用される。ゲート絶縁膜３の膜厚は、必要とする閾値電圧値により適宜設定できるが、本実施の形態においては５ｎｍで形成される。なお、詳細な説明は省略するが、ゲート絶縁膜３の形成前に閾値電圧を調節するためのドーパントをチャネル形成領域にドーピングしてあることが好ましい。
【０１５４】
（４）図３５に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域においてゲート絶縁膜３上にゲート電極４を形成するとともに、ゲート電極４上にダミー電極膜２５を形成する。
【０１５５】
本実施の形態において、ゲート電極４は、前述の第４の実施の形態に係る半導体集積回路の製造プロセスと同様に、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスとの混合ガスをソースガスとするＣＶＤ法で成膜される。このＣＶＤ法においては、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスのそれぞれのガス分圧及び成膜温度を適宜制御することにより、ゲート電極４はゲート絶縁膜３からの距離に応じてＧｅの組成比を任意に変化させることができる。ゲート電極４は例えば０．１５μｍの膜厚で形成され、本実施の形態においてゲート電極４上にはエレベーテッド電極４Ｅが形成されるので、ゲート電極４の全域がＳｉ１−ｘＧｅｘで形成される。ゲート電極４は、Ｓｉ２Ｈ６ガスの流量が５ｓｃｃｍ、ＧｅＨ４ガスの流量が１ｓｃｃｍ、成膜圧力が１．３×１０２Ｐａ、成膜温度が５００℃、成膜時間が３８分間の条件において成膜され、この条件下においてゲート電極４はＳｉの組成比を０．８４、Ｇｅの組成比を０．１６としたＳｉ０．８６Ｇｅ０．１６で形成される。ゲート電極４は、ダミー電極膜２５とともにフォトリソグラフィ技術で形成されたマスクを使用し、ＲＩＥ等の異方性エッチングでパターンニングされる。この時点において、ゲート電極４はｎ型不純物、ｐ型不純物のいずれもドーピングされていない状態にある。
【０１５６】
ダミー電極膜２５は、エレベーテッド電極４Ｅの側面をゲート側壁７で被覆できるように、エレベーテッド電極４Ｅと同等の膜厚で形成される。本実施の形態において、ダミー電極膜２５にはＣＶＤ法、スパッタリング法等で成膜されたＳｉ３Ｎ４膜が使用され、このＳｉ３Ｎ４膜は５０ｎｍの膜厚で形成される。ダミー電極膜２５にはＳｉ３Ｎ４膜に限定されずＳｉＯ２膜を使用することができるダミー電極膜２５は基本的にはゲート側壁７に対して選択的な除去ができる材料で形成されていればよい。
【０１５７】
ゲート電極４の形成後にはゲート電極４の表面を覆う絶縁膜４Ａが形成される。絶縁膜４Ａには例えば熱酸化法で成膜されたＳｉＯ２膜が実用的に使用できる。
【０１５８】
（５）次に、エクステンデッドソース・ドレインプロセスを開始する。まず、図３６に示すように、ｎチャネルＭＩＳＦＥＴＱｎの形成領域においてソース電極及びドレイン電極として使用する一対の主電極５を形成するために、低不純物濃度のｎ型半導体領域５Ｌを形成し、引き続きｐチャネルＭＩＳＦＥＴＱｐの形成領域においてソース電極及びドレイン電極として使用する一対の主電極６を形成するために、低不純物濃度のｐ型半導体領域６Ｌを形成する。
【０１５９】
半導体領域５Ｌは、ダミー電極膜２５、素子分離領域２及びｐチャネルＭＩＳＦＥＴＱｐの形成領域を覆うマスク（前述の図１１参照）を耐不純物注入マスクとして使用し、イオン注入法によりｐ型ウェル領域１Ｐの主面部にｎ型不純物をドーピングすることにより形成される。ｎ型不純物には拡散速度が遅くシャロー化に好適なＡｓが使用される。Ａｓに対してイオン注入法における注入エネルギ量は１０〜５０ｋｅＶ、ドーズ量は１０１４〜１０１５ａｔｏｍｓ／ｃｍ２に設定することが一般的であるが、本実施の形態においてＡｓの注入エネルギ量は１５ｋｅＶ、ドーズ量は１０１４ａｔｏｍｓ／ｃｍ２の条件が使用される。
【０１６０】
半導体領域６Ｌは、ダミー電極膜２５、素子分離領域２及びｎチャネルＭＩＳＦＥＴＱｎの形成領域を覆うマスク（前述の図１２参照）を耐不純物注入マスクとして使用し、イオン注入法によりｎ型ウェル領域１Ｎの主面部にｐ型不純物をドーピングすることにより形成される。ｐ型不純物にはイオン注入分布を浅くすることができシャロー化に好適なＢＦ２が使用される。本実施の形態においてＢＦ２の注入エネルギ量は１０ｋｅＶ、ドーズ量は１０１４ａｔｏｍｓ／ｃｍ２の条件が使用される。また、ｐ型不純物にはＢイオンやＢ分子イオンが実用的に使用できる。
【０１６１】
前述のＡｓ、ＢＦ２のそれぞれのイオン注入後には、イオン注入に伴う半導体基板１表面のダメージの回復や不純物の活性化を目的としてアニールを行うことが好ましい。
【０１６２】
（６）図３７に示すように、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのそれぞれの形成領域においてゲート電極４の側壁に絶縁膜４Ａを介して及びダミー電極膜２５の側壁にゲート側壁７を形成する。ゲート側壁７は、本実施の形態において、ダミー電極膜２５との間でエッチング選択比を有するＳｉＯ２膜で形成される。ＳｉＯ２膜はＣＶＤ法、スパッタリング法等により成膜され、成膜後にＲＩＥ等の異方性エッチングにより平坦部分のＳｉＯ２膜を除去することによりゲート側壁７を形成することができる。
【０１６３】
（７）図３８に示すように、ゲート電極４上のダミー電極膜２５を選択的に除去する。ダミー電極膜２５の除去には例えばホット燐酸が実用的に使用できる。ダミー電極膜２５の除去により、ゲート電極４上には、エレベーテッド電極８Ｇを収納しかつこのエレベーテッド電極８Ｇの側面を覆うための、ゲート側壁７で周囲を囲まれたくぼみ４Ｄが形成される。
【０１６４】
（８）前述の第４の実施の形態に係る半導体集積回路の製造プロセスと同様に、図３９に示すように、エレベーテッド電極を形成するために、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において半導体領域５Ｌ上に第１領域５ｇ、第２領域５ｍのそれぞれを順次積層し、ゲート電極４上に第１領域４ｇ、第２領域４ｍのそれぞれを順次積層するとともに、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において半導体領域６Ｌ上に第１領域６ｇ、第２領域６ｍのそれぞれを順次積層し、ゲート電極４上に第１領域４ｇ、第２領域４ｍのそれぞれを順次積層する。これらの第１領域４ｇ、５ｇ、６ｇ、第２領域４ｍ、５ｍ、６ｍのそれぞれは本実施の形態においてＭＢＥ法で成膜したエピタキャル成長層で形成される。第１領域４ｇ、５ｇ、６ｇのそれぞれは、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスとの混合ガスをソースガスとして使用し、Ｓｉ０．８６Ｇｅ０．１６を１０ｎｍの膜厚で成長させることにより形成される。第２領域４ｍ、５ｍ、６ｍのそれぞれは、第１領域４ｇ、５ｇ、６ｇのそれぞれの成膜後に引き続き連続的に成膜され、４１．６ｎｍ又はそれ以上の膜厚のＳｉで形成される。第２領域４ｍ、５ｍ、６ｍのそれぞれはＧｅＨ４ガスの流量を０にし引き続きＳｉ２Ｈ６ガスをソースガスとしてエピタキャル成長を行うことにより形成することができる。ゲート電極４上に形成された第１領域４ｇ、第２領域４ｍのそれぞれは前述の図３８に示すくぼみ４Ｄ内に形成され、第１領域４ｇ、第２領域４ｍのそれぞれの側面はゲート側壁７で覆われる。
【０１６５】
（９）図４０に示すように、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において一対の主電極５を形成するために、高低不純物濃度のｎ型半導体領域５Ｈを形成するとともに、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において一対の主電極６を形成するために、高低不純物濃度のｐ型半導体領域６Ｈを形成する。
【０１６６】
ｎ型の半導体領域５Ｈは、主にｎチャネルＭＩＳＦＥＴＱｎの形成領域においてエレベーテッド電極５Ｅとして形成される第１領域５ｇ及び第２領域５ｍにその内部にピークを持つようにｎ型不純物がイオン注入によりドーピングされ、このドーピングされたｎ型不純物をｐ型ウェル領域１Ｐ表面部分に拡散させることにより形成される。本実施の形態に係る相補型ＭＩＳＦＥＴはデュアルゲート電極構造を採用するので、ｎ型不純物はゲート電極４上のエレベーテッド電極４Ｅとして形成される第１領域４ｇ及び第２領域４ｍにもドーピングされ、このドーピングされたｎ型不純物はゲート電極４にも拡散され、ｎ型のゲート電極４Ｎが形成される。さらに、第１領域４ｇ、第２領域４ｍのそれぞれにもｎ型不純物がドーピングされこのｎ型不純物が活性化されるので、エレベーテッド電極４Ｅが形成され、同様に第１領域５ｇ、第２領域５ｍのそれぞれにもｎ型不純物がドーピングされこのｎ型不純物が活性化されるので、エレベーテッド電極５Ｅが形成される。ｎ型不純物には拡散速度が遅くシャロー化に好適なＡｓが使用され、本実施の形態においてＡｓの注入エネルギ量は５０ｋｅＶ、ドーズ量は３×１０１５ａｔｏｍｓ／ｃｍ２の条件が使用される。
【０１６７】
ｐ型の半導体領域６Ｈは、主にｐチャネルＭＩＳＦＥＴＱｐの形成領域においてエレベーテッド電極６Ｅとして形成される第１領域６ｇ及び第２領域６ｍにその内部にピークを持つようにｐ型不純物がイオン注入によりドーピングされ、このドーピングされたｐ型不純物をｎ型ウェル領域１Ｎ表面部分に拡散させることにより形成される。同様にデュアルゲート電極構造の採用により、ｐ型不純物はゲート電極４上のエレベーテッド電極４Ｅとして形成される第１領域４ｇ及び第２領域４ｍにもドーピングされ、このドーピングされたｐ型不純物はゲート電極４にも拡散され、ｐ型のゲート電極４Ｐが形成される。さらに、第１領域４ｇ、第２領域４ｍのそれぞれにもｐ型不純物がドーピングされこのｐ型不純物が活性化されるので、エレベーテッド電極４Ｅが形成され、同様に第１領域６ｇ、第２領域６ｍのそれぞれにもｐ型不純物がドーピングされこのｐ型不純物が活性化されるので、エレベーテッド電極６Ｅが形成される。ｐ型不純物にはイオン注入分布を浅くすることができシャロー化に好適なＢＦ２が使用され、本実施の形態においてＢＦ２の注入エネルギ量は４０ｋｅＶ、ドーズ量は３×１０１５ａｔｏｍｓ／ｃｍ２の条件が使用される。
【０１６８】
ｎ型不純物、ｐ型不純物の拡散並びに活性化はＲＴＡ等のアニールで行われる。アニールは、例えばＮ２ガス雰囲気中、１０００℃の温度で１０秒間行われる。
【０１６９】
同図４０に示す工程が終了した時点で、半導体領域５Ｌ及び５Ｈからなる主電極５が形成され、ｎチャネルＭＩＳＦＥＴＱｎがほぼ完成する。本実施の形態において、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域のアクセプター濃度は１０１７〜１０１８ａｔｏｍｓ／ｃｍ３程度、主電極５のドナー濃度は１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度、主電極５の接合深さは５０〜２００ｎｍ程度で形成される。ｎチャネルＭＩＳＦＥＴＱｎのゲート電極４Ｎはデュアルゲート電極構造でｎ型に設定され、ｎチャネルＭＩＳＦＥＴＱｎは表面チャネル型になるので、ｎチャネルＭＩＳＦＥＴＱｎは短チャネル効果の抑制及び動作速度の高速化に好適で微細化を実現することができる。同様に、半導体領域６Ｌ及び６Ｈからなる主電極６が形成され、ｐチャネルＭＩＳＦＥＴＱｐがほぼ完成する。ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域のドナー濃度は１０１７〜１０１８ａｔｏｍｓ／ｃｍ３程度、主電極６のアクセプター濃度は１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度、主電極５の接合深さは５０〜２００ｎｍ程度で形成される。ｐチャネルＭＩＳＦＥＴＱｐのゲート電極４Ｐはデュアルゲート電極構造でｐ型に設定され、ｐチャネルＭＩＳＦＥＴＱｐは表面チャネル型になるので、ｐチャネルＭＩＳＦＥＴＱｐは短チャネル効果の抑制及び動作速度の高速化に好適で微細化を実現することができる。
【０１７０】
なお、ｎ型不純物、ｐ型不純物のそれぞれのイオン注入に際してはエレベーテッド電極４Ｅ、５Ｅ、６Ｅのそれぞれの表面のダメージを防止しまた汚染を防止するためにバッファ膜として例えばＳｉＯ２膜を形成することが好ましい。
【０１７１】
（１０）図４１に示すように、ｎチャネルＭＩＳＦＥＴＱｎのエレベーテッド電極４Ｅ上にシリサイド電極８Ｇ、エレベーテッド電極５Ｅ上にシリサイド電極８Ｍ、ｐチャネルＭＩＳＦＥＴＱｐのエレベーテッド電極４Ｅ上にシリサイド電極８Ｇ、エレベーテッド電極６Ｅ上にシリサイド電極８Ｍのそれぞれを同一製造工程で形成する。本実施の形態においてシリサイド電極８Ｇ、８Ｍのそれぞれはサリサイド化によるＣｏＳｉｙ膜で形成される。ＣｏＳｉｙ膜は、まずエレベーテッド電極４Ｅ、５Ｅ、６Ｅのそれぞれの表面を露出させた後、これらの表面上含む半導体基板１上の全面にＣｏ膜、キャップ層としてのＴｉＮ膜を順次成膜する。Ｃｏ膜、ＴｉＮ膜はいずれも例えばスパッタリング法で成膜し、Ｃｏ膜は例えば１２ｎｍの膜厚で形成される。このＣｏ膜は非酸化性雰囲気中、５００℃の温度で６０秒間のアニールを行った後、未反応のＣｏ膜を除去し、引き続き７５０℃の温度で３０秒間のアニールを行う２段階アニール法によりシリサイド化され、４０ｎｍの膜厚を有するシリサイド電極８Ｇ、８Ｍのそれぞれを形成することができる。前述の第１の実施の形態に係る半導体集積回路の製造プロセスで説明したように、アニールにはＲＴＡ法が使用され、前述の未反応のＣｏ膜の除去には例えば硫酸と過酸化水素水との混合溶液が使用される。
【０１７２】
ｎチャネルＭＩＳＦＥＴＱｎにおいて、シリサイド電極８Ｇはエレベーテッド電極４ＥのＧｅを含まないＳｉで形成された第２領域４ｎの少なくとも一部を第２領域４ｎの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが含まれない。特に、エレベーテッド電極４Ｅの第１領域４ｇの側面はシリサイド化の際にゲート側壁７で覆われているので、シリサイド電極８Ｇには第１領域４ｇのＧｅは含まれることがない。さらに、シリサイド電極８Ｍはエレベーテッド電極５ＥのＧｅを含まないＳｉで形成された第２領域５ｎの少なくとも一部を第２領域５ｎの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＭにはＧｅが含まれない。同様に、ｐチャネルＭＩＳＦＥＴＱｐにおいて、シリサイド電極８Ｇはエレベーテッド電極４ＥのＧｅを含まないＳｉで形成された第２領域４ｐの少なくとも一部を第２領域４ｐの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＧにはＧｅが含まれない。特に、エレベーテッド電極４Ｅの第１領域４ｇの側面はシリサイド化の際にゲート側壁７で覆われているので、シリサイド電極８Ｇには第１領域４ｇのＧｅは含まれることがない。さらに、シリサイド電極８Ｍはエレベーテッド電極６ＥのＧｅを含まないＳｉで形成された第２領域６ｐｎの少なくとも一部を第２領域６ｐの範囲内でシリサイド化することにより形成されるので、シリサイド電極８ＭにはＧｅが含まれない。
【０１７３】
なお、前述の第４の実施の形態に係る半導体集積回路の製造プロセスで説明したように、図４１には（図３３も同様）エレベーテッド電極４Ｅ、５Ｅ、６Ｅのそれぞれの第２領域４ｎ、４ｐ、５ｎ、６ｐは一部を残した状態を示しているが、エレベーテッド電極４Ｅとシリサイド電極８Ｇとの間の接続抵抗、エレベーテッド電極５Ｅとシリサイド電極８Ｍとの接続抵抗、エレベーテッド電極６Ｅとシリサイド電極８Ｍとの接続抵抗をいずれも減少させる場合には、第２領域４ｎ、４ｐ、５ｎ、６ｐのそれぞれはすべてシリサイド化されることが好ましい。
【０１７４】
（１１）前述の第１の実施の形態に係る半導体集積回路の製造プロセスと同様に、層間絶縁膜１０、接続孔１１、コンタクトプラグ電極１２、層間絶縁膜１３、接続孔１４、配線１５のそれぞれを順次形成することにより、前述の図３３に示す本実施の形態に係る半導体集積回路が完成する。
【０１７５】
このように構成される半導体集積回路においては、前述の第４の実施の形態に係る半導体集積回路で得られる効果に加えて、エレベーテッド電極４ＥのＳｉＧｅで形成された第１領域４ｇの側面がゲート側壁７で覆われた状態でシリサイド化によりシリサイド電極８Ｇが形成されるので、シリサイド電極８Ｇにはより一層Ｇｅが含まれない。従って、シリサイド電極８Ｇの抵抗値を減少させることができる。
【０１７６】
なお、本発明は前述の実施の形態に限定されない。例えば、本発明は、半導体領域で形成されたエミッタ電極（主電極）上にエピタキシャル成長層で形成されたエレベーテッドエミッタ電極を形成するバイポーラトランジスタを備えた半導体集積回路に適用することができる。さらに、本発明は、半導体領域で形成されたアノード電極又はカソード電極（主電極）上にエピタキシャル成長層で形成されたエレベーテッドアノード電極又はエレベーテッドカソード電極を形成するダイオード素子を備えた半導体集積回路に適用することができる。
【０１７７】
【発明の効果】
本発明は、第１に、ゲート電極にドーピングされた不純物のチャネル領域側への漏れを防止することにより、安定した閾値電圧を得ることができ、電気的信頼性を向上させることができるＭＩＳＦＥＴを備えた半導体集積回路を提供することができる。
【０１７８】
本発明は、第２に、ゲート電極にドーピングされた不純物の濃度を全域にわたって充分に確保し、ゲート電極の空乏層化を防止することにより、安定した閾値電圧を得ることができ、電気的信頼性を向上させることができるＭＩＳＦＥＴを備えた半導体集積回路を提供することができる。
【０１７９】
本発明は、第３に、第１並びに第２の効果を同時に得ることができる半導体集積回路を提供することができる。特に、本発明は、相補型ＭＩＳＦＥＴのいずれのチャネル導電型のＭＩＳＦＥＴにおいても安定した閾値電圧を得ることができ、電気的信頼性を向上させることができる半導体集積回路を提供することができる。
【０１８０】
本発明は、第４に、第１乃至第３の効果の少なくともいずれか１つの効果を得ることができ、さらにＭＩＳＦＥＴの微細化を図り、集積度を向上させることができる半導体集積回路を提供することができる。
【０１８１】
本発明は、第５に、第１乃至第３の効果の少なくともいずれか１つの効果を得ることができ、さらにＭＩＳＦＥＴのスイッチング動作速度の高速化並びに低電源電圧化を実現することができ、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することができる。特に本発明は、ＭＩＳＦＥＴのゲート電極に備えたシリサイド電極の抵抗値を減少させることにより、ＭＩＳＦＥＴのスイッチング動作速度の高速化並びに低電源電圧化を実現することができ、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することができる。
【０１８２】
本発明は、第６に、第１乃至第５の効果の少なくともいずれか１つの効果を得ることができ、さらに製造工程数を低減させることができる半導体集積回路の製造方法を提供することができる。特に、本発明は、相補型ＭＩＳＦＥＴの製造工程数を低減させることができる半導体集積回路の製造方法を提供することができる。
【０１８３】
本発明は、第７に、エレベーテッド電極を備えたＭＩＳＦＥＴのソース電極及びドレイン電極（主電極）のシャロー化を図り、ＭＩＳＦＥＴの微細化を実現することにより、集積度を向上させることができる半導体集積回路を提供することができる。
【０１８４】
本発明は、第８に、第７の効果を得ることができ、さらにエレベーテッド電極の低抵抗化並びに低電源電圧化を実現し、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することができる。
【０１８５】
本発明は、第９に、第７又は第８の効果を得ることができ、さらにエレベーテッド電極とシリサイド電極との接触抵抗値を減少させ、回路動作速度の高速化並びに低消費電力化を実現することができる半導体集積回路を提供することができる。
【０１８６】
本発明は、第１０に、第７乃至第９の効果を得ることができ、さらに製造工程数を低減させることができる半導体集積回路の製造方法を提供することができる。
【０１８７】
本発明は、第１１に、第１乃至第１０の効果の少なくとも２以上の効果を同時に得ることができる半導体集積回路又は半導体集積回路の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の相補型ＭＩＳＦＥＴ部分を示す断面構造図である。
【図２】本発明の第１の実施の形態に係る相補型ＭＩＳＦＥＴの平面図である。
【図３】（Ａ）は本発明の第１の実施の形態に係るｎチャネルＭＩＳＦＥＴの詳細な要部断面構造図、（Ｂ）は本発明の第１の実施の形態に係るｐチャネルＭＩＳＦＥＴの詳細な要部断面構造図である。
【図４】本発明の第１の実施の形態に係るゲート電極表面からの深さとＳｉＧｅ組成比との関係を示す図である。
【図５】本発明の第１の実施の形態に係るゲート電極表面からの深さとＳｉＧｅ組成比とＡｓ濃度との関係を示す図である。
【図６】本発明の第１の実施の形態に係るゲート電極表面からの深さとＳｉＧｅ組成比とＢ濃度との関係を示す図である。
【図７】本発明の第１の実施の形態に係る製造プロセスを各製造工程毎に示す半導体集積回路の工程断面図である。
【図８】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図９】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１０】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１１】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１２】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１３】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１４】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１５】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１６】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１７】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１８】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図１９】本発明の第１の実施の形態に係る半導体集積回路の工程断面図である。
【図２０】本発明の第２の実施の形態に係るゲート電極の表面からの深さとＳｉＧｅ組成比との関係を示す図である。
【図２１】本発明の第２の実施の形態に係るゲート電極の表面からの深さとＳｉＧｅ組成比との関係を示す図である。
【図２２】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）はいずれも本発明の第３の実施の形態に係る半導体集積回路のｎチャネルＭＩＳＦＥＴの詳細な要部断面構造図である。
【図２３】本発明の第４の実施の形態に係る半導体集積回路の相補型ＭＩＳＦＥＴ部分を示す断面構造図である。
【図２４】本発明の第４の実施の形態に係るエレベーテッド電極の表面からの深さとＳｉＧｅ組成比との関係を示す図である。
【図２５】本発明の第４の実施の形態に係るエレベーテッド電極の表面からの深さとＳｉＧｅ組成比との関係を示す図である。
【図２６】本発明の第４の実施の形態に係る製造プロセスを各製造工程毎に示す半導体集積回路の工程断面図である。
【図２７】本発明の第４の実施の形態に係る半導体集積回路の工程断面図である。
【図２８】本発明の第４の実施の形態に係る半導体集積回路の工程断面図である。
【図２９】本発明の第４の実施の形態に係る半導体集積回路の工程断面図である。
【図３０】本発明の第４の実施の形態に係る半導体集積回路の工程断面図である。
【図３１】本発明の第４の実施の形態に係る半導体集積回路の工程断面図である。
【図３２】本発明の第４の実施の形態に係る半導体集積回路の工程断面図である。
【図３３】本発明の第５の実施の形態に係る半導体集積回路の相補型ＭＩＳＦＥＴ部分を示す断面構造図である。
【図３４】本発明の第５の実施の形態に係る製造プロセスを各製造工程毎に示す半導体集積回路の工程断面図である。
【図３５】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【図３６】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【図３７】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【図３８】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【図３９】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【図４０】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【図４１】本発明の第５の実施の形態に係る半導体集積回路の工程断面図である。
【符号の説明】
１ 半導体基板
１Ｐ，１Ｎ ウェル領域
２ 素子分離領域
３ ゲート絶縁膜
４Ｐ，４Ｎ ゲート電極
４ｐ，４ｎ，５ｎ，６ｐ 第２領域
４ｇ，５ｇ，６ｇ 第１領域
５，６ 主電極
５Ｌ，５Ｈ，６Ｌ，６Ｈ 半導体領域
４Ｅ，５Ｅ，６Ｅ エレベーテッド電極
７ ゲート側壁
８Ｇ，８Ｍ シリサイド電極
１０，１３ 層間絶縁膜
１１，１４ 接続孔
１２ コンタクトプラグ電極
１５ 配線
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ

Claims (22)

  1. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の下層の第１領域が少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成され、前記ゲート電極のゲート絶縁膜から離間された上層の第２領域がＧｅを含まないＳｉで形成された絶縁ゲート型電界効果トランジスタと、
    前記ゲート電極の第２領域上にこの第２領域に接して形成され、Ｇｅを含まないシリサイド電極と
    を備えたことを特徴とする半導体集積回路。
  2. 前記ゲート電極の第１領域は、Ｇｅの組成比をゲート絶縁膜からの距離に応じて連続的に減少させたことを特徴とする請求項１に記載の半導体集積回路。
  3. 前記ゲート電極の第1領域は、Ｇｅの組成比をゲート絶縁膜からの距離に応じて段階的に減少させたことを特徴とする請求項１に記載の半導体集積回路。
  4. 前記シリサイド電極はＧｅが含まれないＣｏＳｉｙ層又はＴｉＳｉｙ層であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路。
  5. 前記ゲート電極の第１領域はＳｉで形成されたゲート電極の場合に発生するゲート空乏層の幅よりも厚いことを特徴とする請求項４に記載の半導体集積回路。
  6. 前記ゲート電極の第１領域はＧｅの組成比を少なくとも０．１以上に設定したことを特徴とする請求項５に記載の半導体集積回路。
  7. 前記ゲート電極には少なくともＢが含まれることを特徴とする請求項６に記載の半導体集積回路。
  8. 前記ゲート電極には少なくともＡｓが含まれることを特徴とする請求項６に記載の半導体集積回路。
  9. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の下層の第１領域が少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成され、前記ゲート電極のゲート絶縁膜から離間された上層の第２領域が少なくともＳｉ、Ｇｅ及び金属を含む多元化合物で形成された絶縁ゲート型電界効果トランジスタと、
    前記ゲート電極の第２領域に接して形成され、Ｓｉ及び金属を含み、Ｇｅが含まれないシリサイド電極と
    を備えたことを特徴とする半導体集積回路。
  10. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極と両側の前記半導体基板に設けられたソース電極及びドレイン電極とを有する絶縁ゲート型電界効果トランジスタを備えた半導体集積回路の製造方法において、
    少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxでゲート絶縁膜上に形成された第１領域と、前記第１領域上にＧｅを含まずにＳｉで形成された第２領域とを有するゲート電極を形成する工程と、
    前記ゲート電極の第２領域の上側の一部を下側の他部を残してシリサイド化してシリサイド電極を形成する工程と
    を備えたことを特徴とする半導体集積回路の製造方法。
  11. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極の前記半導体基板に設けられたソース電極及びドレイン電極とを有する絶縁ゲート型電界効果トランジスタを備えた半導体集積回路の製造方法において、
    少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxでゲート絶縁膜上に形成された第１領域と、前記第１領域上にＧｅを含まずにＳｉで形成された第２領域とを有する、第１チャネル導電型の第１ゲート電極と、前記第１チャネル導電型とは反対導電型の第２チャネル導電型の第２ゲート電極とを形成する工程と、
    前記第１ゲート電極に第１導電型不純物を導入し、前記第２導電型不純物を導入する工程と、
    前記第１ゲート電極、第２ゲート電極のそれぞれの第２領域の上側の一部を下側の他部を残してシリサイド化してシリサイド電極を形成する工程と
    を備えたことを特徴とする半導体集積回路の製造方法。
  12. 前記第１ゲート電極に第１導電型不純物を導入する工程は第１チャネル導電型の絶縁ゲート型電界効果トランジスタにおいてソース電極又はドレイン電極である主電極を形成する第１導電型不純物導入工程と同一工程であり、
    前記第２ゲート電極に第２導電型不純物を導入する工程は第２チャネル導電型の絶縁ゲート型電界効果トランジスタにおいてソース電極及びドレイン電極である主電極を形成する第２導電型不純物の導入工程と同一工程であることを特徴とする請求項１１に記載の半導体集積回路の製造方法。
  13. 第１導電型の半導体領域と、
    前記半導体領域上の下層の第１領域が少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成され、前記半導体領域から離間された上層の第２領域がＧｅを含まないＳｉで形成されたエピタキシャル成長層と、
    前記エピタキシャル成長層の第２領域上に形成され、Ｇｅを含まないシリサイド電極と、
    を備えたことを特徴とする半導体集積回路。
  14. 前記半導体領域は絶縁ゲート型電界効果トランジスタのソース電極又はドレイン電極として使用される主電極であり、前記エピタキシャル成長層はエレベーテッドソース電極又はエレベーテッドドレイン電極として使用されるエレベーテッド電極であることを特徴とする請求項１３に記載の半導体集積回路。
  15. 前記シリサイド電極はＧｅが含まれないＣｏＳｉy層又はＴｉＳｉy層であることを特徴とする請求項１４に記載の半導体集積回路。
  16. 前記エレベーテッド電極の第１領域はＧｅの組成比を少なくとも０．１以上に設定し、前記第１領域の半導体領域からの厚さが少なくとも２ｎｍに設定されたことを特徴とする請求項１５に記載の半導体集積回路。
  17. 前記エレベーテッド電極には少なくともＢが含まれることを特徴とする請求項１６に記載の半導体集積回路。
  18. 前記エレベーテッド電極には少なくともＡｓが含まれることを特徴とする請求項１６に記載の半導体集積回路。
  19. 絶縁ゲート型電界効果トランジスタのソース電極又はドレイン電極である主電極を形成する工程と、
    前記主電極上に少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成された第１領域と、前記第１領域上にＧｅを含まずにＳｉで形成された第２領域とを有するエレベーテッド電極を形成する工程と、
    前記エレベーテッド電極の第２領域の上側の一部を下側の他部を残してシリサイド化し、Ｇｅを含まないシリサイド電極を形成する工程と、
    を備えたことを特徴とする半導体集積回路の製造方法。
  20. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の下層の第１領域が少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成され、前記ゲート電極の前記ゲート絶縁膜から離間された上層の第２領域がＧｅを含まないＳｉで形成された絶縁ゲート型電界効果トランジスタと、
    前記絶縁ゲート型電界効果トランジスタのソース電極又はドレイン電極である主電極上の下層の第１領域が少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成され、前記主電極から離間された上層の第２領域がＧｅを含まないＳｉで形成されたエレベーテッド電極と、
    前記ゲート電極の第２領域に接して形成され、Ｇｅが含まれない第１シリサイド電極と、
    前記エレベーテッド電極の第２領域に接して形成され、Ｇｅが含まれない第２シリサイド電極と
    を備えたことを特徴とする半導体集積回路。
  21. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極の両側の前記半導体基板に設けられたソース電極及びドレイン電極とを有する絶縁ゲート型電界効果トランジスタを備えた半導体集積回路の製造方法において、
    少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxでゲート絶縁膜上に形成された第１領域と、この第１領域上にＧｅを含まずにＳｉで形成された第２領域を有するゲート電極を形成する工程と、
    前記ソース電極又はドレイン電極である主電極上に少なくともＳｉ及びＧｅを有するＳｉ1-xＧｅxで形成された第１領域と、この第１領域上にＧｅを含まずにＳｉで形成された第２領域とを有するエレベーテッド電極を形成する工程と、
    前記ゲート電極の第２領域の上側の一部を下側の他部を残してシリサイド化して第１シリサイド電極を形成するとともに、前記エレベーテッド電極の第２領域の上側の一部を下部の他部を残してシリサイド化して第２シリサイド電極を形成する工程と
    を備えたことを特徴とする半導体集積回路の製造方法。
  22. 前記ゲート絶縁膜と前記ゲート電極の第１領域との間にはさらに前記第１領域の厚さよりも薄い膜厚のＳｉの層又はＧｅの層を備えたことを特徴とする請求項１又は請求項９に記載の半導体集積回路。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
KR100354438B1 (ko) * 2000-12-12 2002-09-28 삼성전자 주식회사 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법
US6812092B2 (en) * 2000-12-19 2004-11-02 Infineon Technologies Method for fabricating transistors having damascene formed gate contacts and self-aligned borderless bit line contacts
KR100402381B1 (ko) * 2001-02-09 2003-10-17 삼성전자주식회사 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법
JP2003046001A (ja) * 2001-08-02 2003-02-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003086798A (ja) * 2001-09-13 2003-03-20 Nec Corp 半導体装置およびその製造方法
FR2834575B1 (fr) * 2002-01-09 2004-07-09 St Microelectronics Sa Procede de modelisation et de realisation d'un circuit integre comportant au moins un transistor a effet de champ a grille isolee, et circuit integre correspondant
KR100438788B1 (ko) * 2002-06-12 2004-07-05 삼성전자주식회사 반도체 장치 및 그의 제조방법
JP4063050B2 (ja) * 2002-10-31 2008-03-19 豊田合成株式会社 ｐ型ＩＩＩ族窒化物系化合物半導体の電極およびその製造方法
JP3840198B2 (ja) 2003-04-28 2006-11-01 株式会社東芝 半導体装置およびその製造方法
JP3742906B2 (ja) 2003-05-08 2006-02-08 シャープ株式会社 半導体装置の製造方法
JP2005005406A (ja) * 2003-06-10 2005-01-06 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP4008860B2 (ja) 2003-07-11 2007-11-14 株式会社東芝 半導体装置の製造方法
JP2005079310A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP4767843B2 (ja) * 2004-04-14 2011-09-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4945072B2 (ja) * 2004-11-09 2012-06-06 株式会社東芝 半導体装置及びその製造方法
JP4664760B2 (ja) * 2005-07-12 2011-04-06 株式会社東芝 半導体装置およびその製造方法
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US20080073751A1 (en) * 2006-09-21 2008-03-27 Rainer Bruchhaus Memory cell and method of manufacturing thereof
US7893475B2 (en) * 2007-01-24 2011-02-22 Macronix International Co., Ltd. Dynamic random access memory cell and manufacturing method thereof
JP2008198935A (ja) * 2007-02-15 2008-08-28 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法。
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
JP5658916B2 (ja) * 2009-06-26 2015-01-28 株式会社半導体エネルギー研究所 半導体装置
JP2011029610A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011238844A (ja) * 2010-05-12 2011-11-24 Renesas Electronics Corp 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394749A (en) * 1979-06-08 1983-07-19 Hitachi, Ltd. Photoelectric device and method of producing the same
US4839702A (en) * 1987-11-20 1989-06-13 Bell Communications Research, Inc. Semiconductor device based on charge emission from a quantum well
US5019882A (en) * 1989-05-15 1991-05-28 International Business Machines Corporation Germanium channel silicon MOSFET
US5250452A (en) * 1990-04-27 1993-10-05 North Carolina State University Deposition of germanium thin films on silicon dioxide employing interposed polysilicon layer
JPH0425176A (ja) 1990-05-18 1992-01-28 Seiko Instr Inc 半導体装置の製造方法
US5168072A (en) 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5241214A (en) * 1991-04-29 1993-08-31 Massachusetts Institute Of Technology Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof
JPH05183160A (ja) 1991-12-26 1993-07-23 Toshiba Corp 半導体装置及びその製造方法
JP2876866B2 (ja) 1992-02-19 1999-03-31 日本電気株式会社 半導体装置
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP2740087B2 (ja) 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
US5357119A (en) * 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5354700A (en) * 1993-07-26 1994-10-11 United Microelectronics Corporation Method of manufacturing super channel TFT structure
US5583059A (en) * 1994-06-01 1996-12-10 International Business Machines Corporation Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI
US5985703A (en) * 1994-10-24 1999-11-16 Banerjee; Sanjay Method of making thin film transistors
AU4695096A (en) * 1995-01-06 1996-07-24 National Aeronautics And Space Administration - Nasa Minority carrier device
JPH1027854A (ja) 1996-07-10 1998-01-27 Sony Corp 半導体装置及びその製造方法
JP3612157B2 (ja) 1996-11-27 2005-01-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH113999A (ja) 1997-06-13 1999-01-06 Sony Corp 半導体装置の製造方法
FR2765394B1 (fr) * 1997-06-25 1999-09-24 France Telecom Procede d'obtention d'un transistor a grille en silicium-germanium
US5952701A (en) * 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
FR2775119B1 (fr) * 1998-02-19 2000-04-07 France Telecom Procede pour limiter l'interdiffusion dans un dispositif semi-conducteur a grille composite si/si 1-x ge x, o inferieur a x inferieur ou egal a 1.

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