JPH113999A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH113999A JPH113999A JP15621197A JP15621197A JPH113999A JP H113999 A JPH113999 A JP H113999A JP 15621197 A JP15621197 A JP 15621197A JP 15621197 A JP15621197 A JP 15621197A JP H113999 A JPH113999 A JP H113999A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- manufacturing
- silicon
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
Abstract
(57)【要約】
【課題】 ＣＶＤ法によるＳｉ1-x Ｇｅx 層の成膜では
Ｓｉ1-x Ｇｅx の組成比の制御性が十分ではなく、Ｓｉ
1-x Ｇｅx 層を構成要素に用いた半導体装置の特性が不
安定になる。 【解決手段】 半導体層１３上に酸化性ガス雰囲気中に
おける熱酸化によってゲート絶縁膜１４を成膜した後、
酸化性ガスを除去した真空雰囲気中においてゲート絶縁
膜１４上にスパッタ法によってＳｉＧｅ層１５を成膜す
る。ＳｉＧｅ層１５をパターニングしてゲート電極１５
ａを形成した後、ソース１３ａ及びドレイン１３ｂを形
成してＭＯＳトランジスタ（絶縁ゲート型の電界効果ト
ランジスタ）１を形成する。ゲート電極１５ａを構成す
るＳｉＧｅ層１５をスパッタ法によって成膜すること
で、ＳｉＧｅ層１５におけるＳｉとＧｅとの組成比の制
御性を向上させる。
Ｓｉ1-x Ｇｅx の組成比の制御性が十分ではなく、Ｓｉ
1-x Ｇｅx 層を構成要素に用いた半導体装置の特性が不
安定になる。 【解決手段】 半導体層１３上に酸化性ガス雰囲気中に
おける熱酸化によってゲート絶縁膜１４を成膜した後、
酸化性ガスを除去した真空雰囲気中においてゲート絶縁
膜１４上にスパッタ法によってＳｉＧｅ層１５を成膜す
る。ＳｉＧｅ層１５をパターニングしてゲート電極１５
ａを形成した後、ソース１３ａ及びドレイン１３ｂを形
成してＭＯＳトランジスタ（絶縁ゲート型の電界効果ト
ランジスタ）１を形成する。ゲート電極１５ａを構成す
るＳｉＧｅ層１５をスパッタ法によって成膜すること
で、ＳｉＧｅ層１５におけるＳｉとＧｅとの組成比の制
御性を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には絶縁ゲート型の電界効果トランジス
タや薄膜トランジスタを備えた半導体装置の製造方法に
関する。
方法に関し、特には絶縁ゲート型の電界効果トランジス
タや薄膜トランジスタを備えた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化にともない
微細化が進んだＭＯＳトランジスタにおいては、短チャ
ネル効果を抑制するために表面チャネル型が採用されて
いる。ところが、ＰチャンネルのＭＯＳトランジスタを
表面チャネル型とするために、Ｐ型の不純物を含有する
ポリシリコンからなるゲート電極を用いた場合には、チ
ャネル濃度が低い領域でしきい値が下がりすぎ、ＭＯＳ
トランジスタをエンハンスメント型に保つことができな
くなる傾向にある。特に、完全空乏型のＳＯＩ基板を用
いた薄膜トランジスタでは、チャネル濃度によってしき
い値を制御することが困難となり、上記傾向が顕著にな
る。
微細化が進んだＭＯＳトランジスタにおいては、短チャ
ネル効果を抑制するために表面チャネル型が採用されて
いる。ところが、ＰチャンネルのＭＯＳトランジスタを
表面チャネル型とするために、Ｐ型の不純物を含有する
ポリシリコンからなるゲート電極を用いた場合には、チ
ャネル濃度が低い領域でしきい値が下がりすぎ、ＭＯＳ
トランジスタをエンハンスメント型に保つことができな
くなる傾向にある。特に、完全空乏型のＳＯＩ基板を用
いた薄膜トランジスタでは、チャネル濃度によってしき
い値を制御することが困難となり、上記傾向が顕著にな
る。
【０００３】そこで、「ＩＥＤＭ，９０（１９９０）
（米）ｐ．２５３−２５６」や「ＩＥＥＥ ELECTRON D
EVICE LETTERS ，vol.12，NO.10 （１９９１−１０）
（米）ｐ．５３３−５３５」記載のように、Ｐ型の不純
物を含有するシリコン−ゲルマニウム（Ｓｉ1-x Ｇ
ｅx 、以下ＳｉＧｅと記す）でゲート電極を構成するこ
とが提案された。上記Ｐ+ ＳｉＧｅは、シリコンよりも
バンドギャップが低く、１Ｖ以下の低電圧の範囲におい
てその組成によってフェルミレベルを変化さえることが
できる。このため、図７に示すように、Ｐ+ ＳｉＧｅか
らなるゲート電極では、その組成によって仕事関数が制
御される。そして、「ＩＥＤＭ，９３（１９９３）
（米）ｐ．７２７−７２８」記載のように、ゲート材料
にＰ+ ＳｉＧｅを用いることで仕事関数によってしきい
値を制御するようにした、ゲート線幅が０．１μｍ〜
０．２５μｍのＭＯＳトランジスタの報告が活発化して
いる。
（米）ｐ．２５３−２５６」や「ＩＥＥＥ ELECTRON D
EVICE LETTERS ，vol.12，NO.10 （１９９１−１０）
（米）ｐ．５３３−５３５」記載のように、Ｐ型の不純
物を含有するシリコン−ゲルマニウム（Ｓｉ1-x Ｇ
ｅx 、以下ＳｉＧｅと記す）でゲート電極を構成するこ
とが提案された。上記Ｐ+ ＳｉＧｅは、シリコンよりも
バンドギャップが低く、１Ｖ以下の低電圧の範囲におい
てその組成によってフェルミレベルを変化さえることが
できる。このため、図７に示すように、Ｐ+ ＳｉＧｅか
らなるゲート電極では、その組成によって仕事関数が制
御される。そして、「ＩＥＤＭ，９３（１９９３）
（米）ｐ．７２７−７２８」記載のように、ゲート材料
にＰ+ ＳｉＧｅを用いることで仕事関数によってしきい
値を制御するようにした、ゲート線幅が０．１μｍ〜
０．２５μｍのＭＯＳトランジスタの報告が活発化して
いる。
【０００４】さらに、薄膜トランジスタにおいては、チ
ャネル部をＳｉＧｅで構成することによってより高いキ
ャリアの移動度を確保することができる。この場合、Ｓ
ｉ1- x Ｇｅx において、ｘ＝０．２〜０．３の組成にす
ることによって、高いキャリア移動度が得られる。
ャネル部をＳｉＧｅで構成することによってより高いキ
ャリアの移動度を確保することができる。この場合、Ｓ
ｉ1- x Ｇｅx において、ｘ＝０．２〜０．３の組成にす
ることによって、高いキャリア移動度が得られる。
【０００５】以上のように、半導体装置の構成材料とし
てＳｉＧｅは重要になってきている。そして、例えば、
上記ＳｉＧｅを用いた半導体装置としてＳｉＧｅ層から
なるゲート電極を有するＭＯＳトランジスタを製造する
場合には、先ず、半導体基板上にゲート絶縁膜を成膜す
る。次に、ＬＰ−ＣＶＤ法やプラズマＣＶＤ法によっ
て、上記ゲート絶縁膜上にＳｉＧｅ層を形成した後、こ
のＳｉＧｅ層をパターニングしてゲート電極を形成す
る。
てＳｉＧｅは重要になってきている。そして、例えば、
上記ＳｉＧｅを用いた半導体装置としてＳｉＧｅ層から
なるゲート電極を有するＭＯＳトランジスタを製造する
場合には、先ず、半導体基板上にゲート絶縁膜を成膜す
る。次に、ＬＰ−ＣＶＤ法やプラズマＣＶＤ法によっ
て、上記ゲート絶縁膜上にＳｉＧｅ層を形成した後、こ
のＳｉＧｅ層をパターニングしてゲート電極を形成す
る。
【０００６】
【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法では、ＣＶＤ法によってＳｉＧｅ層を成膜
していることから、組成の制御性が悪い。また、特にプ
ラズマＣＶＤ法によって成膜したＳｉＧｅ層には、不必
要な水分が成膜時に取り込まれてしまう。このため、こ
のＳｉＧｅ層からなるゲート電極を有するＭＯＳトラン
ジスタでは、十分なしきい値の制御性を得ることができ
ない。これは、上記ＭＯＳトランジスタの微細化の促進
を妨げる要因になっている。また、このＳｉＧｅ層を用
いたチャネル部を有する薄膜トランジスタでは、キャリ
アの移動度の十分な制御性を得ることができない。これ
は、上記薄膜トランジスタにおける動作速度の高速化を
妨げる要因になっている。
置の製造方法では、ＣＶＤ法によってＳｉＧｅ層を成膜
していることから、組成の制御性が悪い。また、特にプ
ラズマＣＶＤ法によって成膜したＳｉＧｅ層には、不必
要な水分が成膜時に取り込まれてしまう。このため、こ
のＳｉＧｅ層からなるゲート電極を有するＭＯＳトラン
ジスタでは、十分なしきい値の制御性を得ることができ
ない。これは、上記ＭＯＳトランジスタの微細化の促進
を妨げる要因になっている。また、このＳｉＧｅ層を用
いたチャネル部を有する薄膜トランジスタでは、キャリ
アの移動度の十分な制御性を得ることができない。これ
は、上記薄膜トランジスタにおける動作速度の高速化を
妨げる要因になっている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体装置の製造方法は、半導体装置の構成
材料として用いられるＳｉＧｅ層をスパッタ法によって
成膜することを特徴としている。特に、請求項１に係る
方法では、絶縁ゲート型の電界効果トランジスタのゲー
ト電極を、上記ＳｉＧｅ層で形成する。
の本発明の半導体装置の製造方法は、半導体装置の構成
材料として用いられるＳｉＧｅ層をスパッタ法によって
成膜することを特徴としている。特に、請求項１に係る
方法では、絶縁ゲート型の電界効果トランジスタのゲー
ト電極を、上記ＳｉＧｅ層で形成する。
【０００８】上記請求項１に係る方法によれば、均一に
混合された合金をターゲットにしてスパッタするとこの
ターゲットと同一組成のスパッタ膜が得られることが経
験的に知られているスパッタ法によってゲート電極を構
成するＳｉＧｅ層が成膜される。このため、組成が精度
良く制御されたＳｉＧｅ層によってゲート電極が構成さ
れることになる。したがって、ＳｉＧｅ層の組成によっ
てしきい値が良く制御された電界効果トランジスタが得
られる。
混合された合金をターゲットにしてスパッタするとこの
ターゲットと同一組成のスパッタ膜が得られることが経
験的に知られているスパッタ法によってゲート電極を構
成するＳｉＧｅ層が成膜される。このため、組成が精度
良く制御されたＳｉＧｅ層によってゲート電極が構成さ
れることになる。したがって、ＳｉＧｅ層の組成によっ
てしきい値が良く制御された電界効果トランジスタが得
られる。
【０００９】また、請求項６に係る方法では、薄膜トラ
ンジスタのチャネル層を、上記ＳｉＧｅ層で形成する。
ンジスタのチャネル層を、上記ＳｉＧｅ層で形成する。
【００１０】上記請求項６に係る方法によれば、スパッ
タ法によってチャネル部を構成するＳｉＧｅ層を成膜す
ることで、上記と同様に組成が精度良く制御されたＳｉ
Ｇｅ層によってチャネル層が構成されることになる。し
たがって、ＳｉＧｅ層の組成によってキャリア移動度が
良く制御された薄膜トランジスタが得られる。
タ法によってチャネル部を構成するＳｉＧｅ層を成膜す
ることで、上記と同様に組成が精度良く制御されたＳｉ
Ｇｅ層によってチャネル層が構成されることになる。し
たがって、ＳｉＧｅ層の組成によってキャリア移動度が
良く制御された薄膜トランジスタが得られる。
【００１１】
【発明の実施の形態】以下、本発明を適用した半導体装
置の製造方法の実施の形態を説明する。図２には、一般
的なスパッタ成膜に用いられる成膜装置の一例を示す構
成図を示した。以下の各実施形態におけるスパッタ成膜
では、一例としてこの図に示したスパッタ成膜装置２が
用いられることとする。この成膜装置２は、内部が真空
雰囲気に保たれる成膜室２１を有している。この成膜室
２１内には、成膜基板Ｗと共に成膜基板Ｗと対向する状
態で成膜膜種と同一成分のターゲット２３が配置され
る。また、この成膜装置２においては、排気系２４にタ
ーボポンプを用いることでベース圧力が高真空（１０16
Ｐａ程度以下）となり、高純度の膜をスループット良く
成膜することが出来る。さらに、スパッタリング電源２
２はターゲットの抵抗が低ければＲＦ電源に換えてＤＣ
電源を用いても良い。
置の製造方法の実施の形態を説明する。図２には、一般
的なスパッタ成膜に用いられる成膜装置の一例を示す構
成図を示した。以下の各実施形態におけるスパッタ成膜
では、一例としてこの図に示したスパッタ成膜装置２が
用いられることとする。この成膜装置２は、内部が真空
雰囲気に保たれる成膜室２１を有している。この成膜室
２１内には、成膜基板Ｗと共に成膜基板Ｗと対向する状
態で成膜膜種と同一成分のターゲット２３が配置され
る。また、この成膜装置２においては、排気系２４にタ
ーボポンプを用いることでベース圧力が高真空（１０16
Ｐａ程度以下）となり、高純度の膜をスループット良く
成膜することが出来る。さらに、スパッタリング電源２
２はターゲットの抵抗が低ければＲＦ電源に換えてＤＣ
電源を用いても良い。
【００１２】また、図３には、各実施形態で用いる製造
装置の概略構成図を示した。この図に示す製造装置３
は、内部を真空雰囲気に保つことができる第１の成膜室
３１と第２の成膜室３２とが、ゲートバルブ３３を介し
て接続されてなるものである。上記第１の成膜室３１と
は、例えばＲＴＯ（Rapid Thermal Oxidation ）もしく
はＲＴＯＮ（Rapid Thermal Oxy-Nitridation)室であ
り、第２の成膜室３２とは、例えば図２に示したスパッ
タ成膜装置の成膜室（２１）であることとする。上記、
第１の成膜室３１と第２の成膜室３２とは、通常ゲート
バルブ３３で分離されており、各々の室内は、真空ポン
プでベース圧力約１０-6Ｐａの真空雰囲気に保たれる。
そして、各々の室内が同程度の真空雰囲気に保たれた状
態でゲートバルブ３３を開き、第１の成膜室３１と第２
の成膜室３２との間において成膜基板Ｗの搬送を行う。
装置の概略構成図を示した。この図に示す製造装置３
は、内部を真空雰囲気に保つことができる第１の成膜室
３１と第２の成膜室３２とが、ゲートバルブ３３を介し
て接続されてなるものである。上記第１の成膜室３１と
は、例えばＲＴＯ（Rapid Thermal Oxidation ）もしく
はＲＴＯＮ（Rapid Thermal Oxy-Nitridation)室であ
り、第２の成膜室３２とは、例えば図２に示したスパッ
タ成膜装置の成膜室（２１）であることとする。上記、
第１の成膜室３１と第２の成膜室３２とは、通常ゲート
バルブ３３で分離されており、各々の室内は、真空ポン
プでベース圧力約１０-6Ｐａの真空雰囲気に保たれる。
そして、各々の室内が同程度の真空雰囲気に保たれた状
態でゲートバルブ３３を開き、第１の成膜室３１と第２
の成膜室３２との間において成膜基板Ｗの搬送を行う。
【００１３】（第１実施形態）図１は、第１実施形態を
説明するための断面工程図であり、以下にこの図１と上
記図２及び図３とを用いて請求項１及び請求項２の発明
を適用した絶縁ゲート型の電界効果トランジスタ（以
下、電界効果トランジスタを代表してＭＯＳトランジス
タと記す）を備えた半導体装置の製造方法の第１実施形
態を説明する。先ず、図１（１）に示すように、シリコ
ン基板１１上に酸化シリコンからなる絶縁層１２が成膜
され、この絶縁層１２上に単結晶シリコンからなる半導
体層１３が成膜された成膜基板Ｗを用意する。
説明するための断面工程図であり、以下にこの図１と上
記図２及び図３とを用いて請求項１及び請求項２の発明
を適用した絶縁ゲート型の電界効果トランジスタ（以
下、電界効果トランジスタを代表してＭＯＳトランジス
タと記す）を備えた半導体装置の製造方法の第１実施形
態を説明する。先ず、図１（１）に示すように、シリコ
ン基板１１上に酸化シリコンからなる絶縁層１２が成膜
され、この絶縁層１２上に単結晶シリコンからなる半導
体層１３が成膜された成膜基板Ｗを用意する。
【００１４】次に、図１（２）に示すように、この成膜
基板Ｗ上に、ＲＴＯによって酸化シリコンからなるゲー
ト絶縁膜１４を成膜する。このゲート絶縁膜１４の成膜
は、上記第１の成膜室３１（図３参照）内で成膜する。
そして、上記ＲＴＯを行う場合の条件の一例としては、
ドライ酸素（Ｏ2 ）雰囲気に保たれた第１の成膜室３１
内において、９５０℃、３０秒とし、これによって、膜
厚４ｎｍの上記ゲート絶縁膜１４を得る。ここでは、次
にこのゲート絶縁膜１４上に成膜するＳｉＧｅ層中から
当該ゲート絶縁膜１４中にホウ素（Ｂ）が混入してＭＯ
Ｓトランジスタのしきい値が変動することを防止するた
めに、酸化二窒素（Ｎ2 Ｏ）中におけるＲＴＯＮによっ
て酸化窒化シリコンからなるゲート絶縁膜を成膜しても
良い。
基板Ｗ上に、ＲＴＯによって酸化シリコンからなるゲー
ト絶縁膜１４を成膜する。このゲート絶縁膜１４の成膜
は、上記第１の成膜室３１（図３参照）内で成膜する。
そして、上記ＲＴＯを行う場合の条件の一例としては、
ドライ酸素（Ｏ2 ）雰囲気に保たれた第１の成膜室３１
内において、９５０℃、３０秒とし、これによって、膜
厚４ｎｍの上記ゲート絶縁膜１４を得る。ここでは、次
にこのゲート絶縁膜１４上に成膜するＳｉＧｅ層中から
当該ゲート絶縁膜１４中にホウ素（Ｂ）が混入してＭＯ
Ｓトランジスタのしきい値が変動することを防止するた
めに、酸化二窒素（Ｎ2 Ｏ）中におけるＲＴＯＮによっ
て酸化窒化シリコンからなるゲート絶縁膜を成膜しても
良い。
【００１５】そして、上記第１の成膜室３１内における
上記ゲート絶縁膜１４の成膜が終了した後、例えば第１
の成膜室３１内の酸化性ガスを除去し、さらに第１の成
膜室３１内と第２の成膜室３２内とを同程度の真空状態
に保つ。この状態で、ゲートバルブ３３を開いて上記成
膜基板Ｗを第１の成膜室３１内から第２の成膜室３２内
へ搬送する。こらによって、成膜基板Ｗを大気中に放出
してゲート絶縁膜１４表面へダストを付着させることな
く、成膜基板Ｗが第１の成膜室３１内から第２の成膜室
３２内へ搬送される。次に、ゲートバルブ３３を閉じて
第２の成膜室３２を分離する。
上記ゲート絶縁膜１４の成膜が終了した後、例えば第１
の成膜室３１内の酸化性ガスを除去し、さらに第１の成
膜室３１内と第２の成膜室３２内とを同程度の真空状態
に保つ。この状態で、ゲートバルブ３３を開いて上記成
膜基板Ｗを第１の成膜室３１内から第２の成膜室３２内
へ搬送する。こらによって、成膜基板Ｗを大気中に放出
してゲート絶縁膜１４表面へダストを付着させることな
く、成膜基板Ｗが第１の成膜室３１内から第２の成膜室
３２内へ搬送される。次に、ゲートバルブ３３を閉じて
第２の成膜室３２を分離する。
【００１６】そして、十分な真空状態に保たれた第２の
成膜室３２内において、スパッタ法によってゲート絶縁
膜１４上にＳｉＧｅ層１５を成膜する。ここでは、シリ
コンとゲルマニウムとの組成が制御されたターゲット、
例えば焼結体（純度９９．９９％以上）やインゴット
（純度９９．９９９９％）を用いることによって、所定
の組成のＳｉＧｅ層１５を得る。上記スパッタにおける
成膜条件の一例（成膜基板８インチ対応）としては、ス
パッタリングガス及び流量：アルゴン（Ａｒ）＝１００
ｓｃｃｍ，スパッタ電力（ＲＦ）：８００Ｗ，成膜雰囲
気内ガス圧力：１．３Ｐａ，成膜温度：２００℃，成膜
膜厚：８０ｎｍ条件に設定する。
成膜室３２内において、スパッタ法によってゲート絶縁
膜１４上にＳｉＧｅ層１５を成膜する。ここでは、シリ
コンとゲルマニウムとの組成が制御されたターゲット、
例えば焼結体（純度９９．９９％以上）やインゴット
（純度９９．９９９９％）を用いることによって、所定
の組成のＳｉＧｅ層１５を得る。上記スパッタにおける
成膜条件の一例（成膜基板８インチ対応）としては、ス
パッタリングガス及び流量：アルゴン（Ａｒ）＝１００
ｓｃｃｍ，スパッタ電力（ＲＦ）：８００Ｗ，成膜雰囲
気内ガス圧力：１．３Ｐａ，成膜温度：２００℃，成膜
膜厚：８０ｎｍ条件に設定する。
【００１７】尚、上記ＳｉＧｅ層１５の成膜では、予め
所定量の不純物（例えばホウ素）を上記ターゲット中に
混入させておいても良い。この場合、スパッタリング電
源（図２参照）２５には、ＲＦ電源に換えてＤＣ電源を
用いることができる。
所定量の不純物（例えばホウ素）を上記ターゲット中に
混入させておいても良い。この場合、スパッタリング電
源（図２参照）２５には、ＲＦ電源に換えてＤＣ電源を
用いることができる。
【００１８】以上の後、ＳｉＧｅ層１５をパターニング
して当該ＳｉＧｅ層１５からなるゲート電極１５ａを形
成する。
して当該ＳｉＧｅ層１５からなるゲート電極１５ａを形
成する。
【００１９】その後、図１（３）に示すように、ゲート
電極１５ａをマスクにしたイオン注入によって、ソース
１３ａ及びドレイン１３ｂを形成するための不純物をセ
ルフアラインで半導体層１３中に導入する。ここでは、
例えば、二フッ化ホウ素（ＢＦ2 ）やホウ素（Ｂ）また
はホウ素とシリコン等のＰ型不純物を、３×１０15個／
ｃｍ2 程度導入する。
電極１５ａをマスクにしたイオン注入によって、ソース
１３ａ及びドレイン１３ｂを形成するための不純物をセ
ルフアラインで半導体層１３中に導入する。ここでは、
例えば、二フッ化ホウ素（ＢＦ2 ）やホウ素（Ｂ）また
はホウ素とシリコン等のＰ型不純物を、３×１０15個／
ｃｍ2 程度導入する。
【００２０】次いで、アニール処理を施し、上記不純物
の活性化と共に、ＳｉＧｅ層１５の固相結晶化を行う。
この際、平坦で大粒径かつ低抵抗なＳｉＧｅ層１５が得
られるように、６００℃程度の熱処理とＲＴＡ（Rapid
Thermal Annealing ) もしくはＥＬＡ（Excimer Laser
Annealing ) 等の急速熱処理との２ステップアニールを
行うことが有効である。
の活性化と共に、ＳｉＧｅ層１５の固相結晶化を行う。
この際、平坦で大粒径かつ低抵抗なＳｉＧｅ層１５が得
られるように、６００℃程度の熱処理とＲＴＡ（Rapid
Thermal Annealing ) もしくはＥＬＡ（Excimer Laser
Annealing ) 等の急速熱処理との２ステップアニールを
行うことが有効である。
【００２１】その後、図１（４）に示すように、通常の
工程にしたがって、ゲート電極１５ａをマスクにしたゲ
ート絶縁膜１４のエッチング、半導体層１３のパターニ
ング、層間絶縁膜１６の成膜、コンタクトホール１７及
び配線１８の形成を行い、ＭＯＳトランジスタ１を完成
させる。
工程にしたがって、ゲート電極１５ａをマスクにしたゲ
ート絶縁膜１４のエッチング、半導体層１３のパターニ
ング、層間絶縁膜１６の成膜、コンタクトホール１７及
び配線１８の形成を行い、ＭＯＳトランジスタ１を完成
させる。
【００２２】上記製造方法によれば、ゲート電極１５ａ
が、ミクロ的に均一に組成が混合されたゲーゲットを用
いたスパッタ法によって成膜されることで精度良く組成
が制御されたＳｉＧｅ層１５で構成されるため、ＳｉＧ
ｅ層の組成によってしきい値が良く制御されたＭＯＳト
ランジスタ１が得られる。しかも、ＣＶＤ法によるＳｉ
Ｇｅ層の成膜では、成膜温度を５００℃程度にまで上昇
させる必要があるが、上記スパッタ法によるＳｉＧｅ層
の成膜では２００℃程度の成膜温度で良く、ＳｉＧｅ層
の成膜において成膜基板Ｗに対する耐熱要求温度が下げ
られる。これは、例えば、上記成膜基板Ｗに絶縁性基板
を用いた場合、当該絶縁性基板に高融点ガラスを用いる
必要がなくなり、半導体装置の製造コストを抑えること
が可能になる。
が、ミクロ的に均一に組成が混合されたゲーゲットを用
いたスパッタ法によって成膜されることで精度良く組成
が制御されたＳｉＧｅ層１５で構成されるため、ＳｉＧ
ｅ層の組成によってしきい値が良く制御されたＭＯＳト
ランジスタ１が得られる。しかも、ＣＶＤ法によるＳｉ
Ｇｅ層の成膜では、成膜温度を５００℃程度にまで上昇
させる必要があるが、上記スパッタ法によるＳｉＧｅ層
の成膜では２００℃程度の成膜温度で良く、ＳｉＧｅ層
の成膜において成膜基板Ｗに対する耐熱要求温度が下げ
られる。これは、例えば、上記成膜基板Ｗに絶縁性基板
を用いた場合、当該絶縁性基板に高融点ガラスを用いる
必要がなくなり、半導体装置の製造コストを抑えること
が可能になる。
【００２３】さらに、スパッタ法によってＳｉＧｅ層１
５を成膜することで、反応ガス性ガスを用いることなく
ＳｉＧｅ層１５を得ることが可能になる。したがって、
ＳｉＨ4 やＳｉＧｅ4 等の反応性ガスを用いる必要があ
るＣＶＤ法によるＳｉＧｅ層の成膜と比較して、安全性
に著しく優れ、その防護のための機能を付ける必要がな
くなり成膜装置の装置構成が単純化される。
５を成膜することで、反応ガス性ガスを用いることなく
ＳｉＧｅ層１５を得ることが可能になる。したがって、
ＳｉＨ4 やＳｉＧｅ4 等の反応性ガスを用いる必要があ
るＣＶＤ法によるＳｉＧｅ層の成膜と比較して、安全性
に著しく優れ、その防護のための機能を付ける必要がな
くなり成膜装置の装置構成が単純化される。
【００２４】また、成膜室内の汚染が少ないスパッタ法
を用いることによって、図３で示したように前工程で行
われるゲート絶縁膜１４の成膜に用いられる成膜装置と
のクラスターツール化が容易になる。したがって、半導
体装置の生産性の向上を図ることが可能になる。
を用いることによって、図３で示したように前工程で行
われるゲート絶縁膜１４の成膜に用いられる成膜装置と
のクラスターツール化が容易になる。したがって、半導
体装置の生産性の向上を図ることが可能になる。
【００２５】（第２実施形態）次に、図４は、第２実施
形態を説明するための断面工程図であり、以下にこの図
を用いて請求項１、請求項３及び請求項５の発明を適用
したＭＯＳトランジスタを備えた半導体装置の製造方法
の第２実施形態を説明する。先ず図４（１）に示すよう
に、Ｂ．Ｅ．（Bond and Etchback ）ＳＯＩ（Silicon
on Insulator）、Ｓｍａｒｔ Ｃｕｔ法（「ＩＥＤＭ，
９６（１９９６）（米）ｐ．３−１０」に記載の方法）
等によって、ガラス基板等の絶縁性基板４１上に半導体
層４２を張り合せてなる成膜基板Ｗ’を用意する。
形態を説明するための断面工程図であり、以下にこの図
を用いて請求項１、請求項３及び請求項５の発明を適用
したＭＯＳトランジスタを備えた半導体装置の製造方法
の第２実施形態を説明する。先ず図４（１）に示すよう
に、Ｂ．Ｅ．（Bond and Etchback ）ＳＯＩ（Silicon
on Insulator）、Ｓｍａｒｔ Ｃｕｔ法（「ＩＥＤＭ，
９６（１９９６）（米）ｐ．３−１０」に記載の方法）
等によって、ガラス基板等の絶縁性基板４１上に半導体
層４２を張り合せてなる成膜基板Ｗ’を用意する。
【００２６】次に、図４（２）に示すように、スパッタ
法によってこの半導体層４２上に酸化シリコンからなる
ゲート絶縁膜４３を成膜する。ここでは、純度の高いＳ
ｉＯ 2 をターゲットに用いることとする。上記スパッタ
における成膜条件の一例としては、スパッタリングガ
ス：Ａｒ、成膜雰囲気内ガス圧力：１０Ｐａ以下、成膜
温度：２００℃，成膜膜厚：６ｎｍに設定する。尚、反
応性スパッタ法にて酸化シリコンからなるゲート絶縁膜
４３を成膜する場合には、Ａｒ／Ｏ2 中でＳｉをターゲ
ットに用いることとする。
法によってこの半導体層４２上に酸化シリコンからなる
ゲート絶縁膜４３を成膜する。ここでは、純度の高いＳ
ｉＯ 2 をターゲットに用いることとする。上記スパッタ
における成膜条件の一例としては、スパッタリングガ
ス：Ａｒ、成膜雰囲気内ガス圧力：１０Ｐａ以下、成膜
温度：２００℃，成膜膜厚：６ｎｍに設定する。尚、反
応性スパッタ法にて酸化シリコンからなるゲート絶縁膜
４３を成膜する場合には、Ａｒ／Ｏ2 中でＳｉをターゲ
ットに用いることとする。
【００２７】その後、スパッタ法によって、このゲート
絶縁膜４３上にＳｉＧｅ層４４を成膜する。このＳｉＧ
ｅ層４４の成膜は、上記第１実施形態で説明したと同様
に行うこととする。ただし、ここでは、ゲート絶縁膜４
３の成膜とＳｉＧｅ層４４の成膜とを、同一の成膜室内
において真空状態を保って連続して行うか、またはゲー
トバルブを介して接続された異なる成膜室内において真
空状態を保って連続して行う。同一の成膜室内でゲート
絶縁膜４３の成膜とＳｉＧｅ層４４の成膜とを行う場合
には、成膜室内に２種類のターゲットを設けることとす
る。
絶縁膜４３上にＳｉＧｅ層４４を成膜する。このＳｉＧ
ｅ層４４の成膜は、上記第１実施形態で説明したと同様
に行うこととする。ただし、ここでは、ゲート絶縁膜４
３の成膜とＳｉＧｅ層４４の成膜とを、同一の成膜室内
において真空状態を保って連続して行うか、またはゲー
トバルブを介して接続された異なる成膜室内において真
空状態を保って連続して行う。同一の成膜室内でゲート
絶縁膜４３の成膜とＳｉＧｅ層４４の成膜とを行う場合
には、成膜室内に２種類のターゲットを設けることとす
る。
【００２８】以上の後、ＳｉＧｅ層４４をパターニング
して当該ＳｉＧｅ層４４からなるゲート電極４４ａを形
成する。
して当該ＳｉＧｅ層４４からなるゲート電極４４ａを形
成する。
【００２９】その後、図４（３）に示す工程では、上記
第１実施形態と同様にしてソース４２ａ及びドレイン４
２ｂを形成するための不純物を半導体層４２中に導入
し、次いで、アニール処理を施して半導体層４２中にお
ける上記不純物の活性化を図る。ここでは、例えば、波
長３０８ｎｍの塩化キセノン（ＸｅＣｌ）レーザを用い
て１ｓｈｏｔ３５０ｍＪ／ｃｍ2 のエネルギーでのＥＬ
Ａによる低温化プロセスでのアニール処理を行う。
第１実施形態と同様にしてソース４２ａ及びドレイン４
２ｂを形成するための不純物を半導体層４２中に導入
し、次いで、アニール処理を施して半導体層４２中にお
ける上記不純物の活性化を図る。ここでは、例えば、波
長３０８ｎｍの塩化キセノン（ＸｅＣｌ）レーザを用い
て１ｓｈｏｔ３５０ｍＪ／ｃｍ2 のエネルギーでのＥＬ
Ａによる低温化プロセスでのアニール処理を行う。
【００３０】その後、図４（４）に示す工程を、上記第
１実施形態で図１（４）を用いて説明したと同様に行う
ことで、ＭＯＳトランジスタ４を完成させる。
１実施形態で図１（４）を用いて説明したと同様に行う
ことで、ＭＯＳトランジスタ４を完成させる。
【００３１】上記製造方法によれば、ＳｉＧｅからなる
ゲート電極４４ａが、スパッタ法によって成膜されるこ
とで上記第１実施形態と同様の効果を得ることができ
る。そして、特には、上記スパッタ法によるＳｉＧｅ層
の成膜が２００℃程度以下の成膜温度で良くかつソース
４２ａ及びドレイン４２ｂの不純物の活性化のためのア
ニール処理が低温化プロセスで行われることで、絶縁性
基板４１として低融点の市販ガラス（使用可能温度６０
０℃以下、４５０℃以下で使用）を用いることが可能に
なる。したがって、半導体装置の製造コストを抑えるこ
とが可能になる。
ゲート電極４４ａが、スパッタ法によって成膜されるこ
とで上記第１実施形態と同様の効果を得ることができ
る。そして、特には、上記スパッタ法によるＳｉＧｅ層
の成膜が２００℃程度以下の成膜温度で良くかつソース
４２ａ及びドレイン４２ｂの不純物の活性化のためのア
ニール処理が低温化プロセスで行われることで、絶縁性
基板４１として低融点の市販ガラス（使用可能温度６０
０℃以下、４５０℃以下で使用）を用いることが可能に
なる。したがって、半導体装置の製造コストを抑えるこ
とが可能になる。
【００３２】（第３実施形態）次に、図５を用いて、請
求項１、請求項２及び請求項４の発明を適用したＭＯＳ
トランジスタを備えた半導体装置の製造方法の第１実施
形態を説明する。先ず、図５（１）に示すように、第１
実施形態と同様の成膜基板Ｗ、すなわちシリコン基板１
１上に酸化シリコンからなる絶縁層１２及び単結晶シリ
コンからなる半導体層１３が成膜された成膜基板Ｗを用
意する。そして、この成膜基板Ｗ上に、上記第１実施形
態で図１（２）を用いて説明したと同様にして、ゲート
絶縁膜１４及びＳｉＧｅ層１５を順次成膜する。次に、
このＳｉＧｅ層１５の成膜に連続させて（すなわち減圧
状態を保ったままで）Ｓｉ層５１を成膜する。
求項１、請求項２及び請求項４の発明を適用したＭＯＳ
トランジスタを備えた半導体装置の製造方法の第１実施
形態を説明する。先ず、図５（１）に示すように、第１
実施形態と同様の成膜基板Ｗ、すなわちシリコン基板１
１上に酸化シリコンからなる絶縁層１２及び単結晶シリ
コンからなる半導体層１３が成膜された成膜基板Ｗを用
意する。そして、この成膜基板Ｗ上に、上記第１実施形
態で図１（２）を用いて説明したと同様にして、ゲート
絶縁膜１４及びＳｉＧｅ層１５を順次成膜する。次に、
このＳｉＧｅ層１５の成膜に連続させて（すなわち減圧
状態を保ったままで）Ｓｉ層５１を成膜する。
【００３３】次に、図５（２）に示すように、Ｓｉ層５
１及びＳｉＧｅ層１５をパターニングしてゲート電極５
１ａを形成する。次いで、ゲート電極５１ａの側壁に絶
縁性のサイドウォール５２を形成、ソース１３ａ及びド
レイン１３ｂを形成するための不純物の導入を行った
後、ゲート電極５１ａ及びサイドウォール５２を覆う状
態で半導体層１３上にコバルト（Ｃｏ）やチタン（Ｔ
ｉ）のような金属膜５３を成膜する。
１及びＳｉＧｅ層１５をパターニングしてゲート電極５
１ａを形成する。次いで、ゲート電極５１ａの側壁に絶
縁性のサイドウォール５２を形成、ソース１３ａ及びド
レイン１３ｂを形成するための不純物の導入を行った
後、ゲート電極５１ａ及びサイドウォール５２を覆う状
態で半導体層１３上にコバルト（Ｃｏ）やチタン（Ｔ
ｉ）のような金属膜５３を成膜する。
【００３４】次に、図５（３）に示すように、６００℃
のＲＴＡを施すとによって金属とシリコンとをシリサイ
ド反応させる。これによって、ゲート電極５１ａの表面
層と半導体層１３におけるソース１３ａ及びドレイン１
３ｂの表面層とにシリサイド層５４が形成される。その
後、シリサイド反応に寄与しなかった金属膜５３部分を
エッチング除去し、次いで、シリサイド層５４をより低
抵抗な相に転移させるために、８００℃のＲＴＡを行
う。
のＲＴＡを施すとによって金属とシリコンとをシリサイ
ド反応させる。これによって、ゲート電極５１ａの表面
層と半導体層１３におけるソース１３ａ及びドレイン１
３ｂの表面層とにシリサイド層５４が形成される。その
後、シリサイド反応に寄与しなかった金属膜５３部分を
エッチング除去し、次いで、シリサイド層５４をより低
抵抗な相に転移させるために、８００℃のＲＴＡを行
う。
【００３５】以下、図５（４）に示す工程を、上記第１
実施形態で図１（４）を用いて説明したと同様に行うこ
とで、ゲート電極５１ａ，ソース１３ａ及びドレイン１
３ｂの表面にシリサイド層５４を有するＭＯＳトランジ
スタ５を完成させる。
実施形態で図１（４）を用いて説明したと同様に行うこ
とで、ゲート電極５１ａ，ソース１３ａ及びドレイン１
３ｂの表面にシリサイド層５４を有するＭＯＳトランジ
スタ５を完成させる。
【００３６】上記製造方法においては、上記第１実施形
態と同様の効果と共に、低抵抗なシリサイド層５４によ
ってコンタクト抵抗が下がり、ＭＯＳトランジスタ５の
動作速度が高速化されるという効果が得られる。
態と同様の効果と共に、低抵抗なシリサイド層５４によ
ってコンタクト抵抗が下がり、ＭＯＳトランジスタ５の
動作速度が高速化されるという効果が得られる。
【００３７】尚、第３実施形態で説明した方法では、ゲ
ート絶縁膜１４を第２実施形態のようにスパッタ法で成
膜しても良い。また、成膜基板Ｗは、第２実施形態で説
明したように、絶縁性基板を用いた構成であっても良
い。
ート絶縁膜１４を第２実施形態のようにスパッタ法で成
膜しても良い。また、成膜基板Ｗは、第２実施形態で説
明したように、絶縁性基板を用いた構成であっても良
い。
【００３８】（第４実施形態）次に、図６を用いて請求
項６、請求項７及び請求項９の発明を適用した薄膜トラ
ンジスタを備えた半導体装置の製造方法の第４実施形態
を説明する。
項６、請求項７及び請求項９の発明を適用した薄膜トラ
ンジスタを備えた半導体装置の製造方法の第４実施形態
を説明する。
【００３９】先ず、図６（１）に示すように、スパッタ
法によって、絶縁性基板６１上に下層から順にチャネル
層を構成するＳｉＧｅ層６２及びＳｉ層６３と、ゲート
絶縁膜６４と、ゲート電極層６５とを成膜する。これら
の各層の成膜は、真空雰囲気を保った状態で連続して行
われることとする。尚、絶縁性基板６１とＳｉＧｅ層６
２との間にＳｉ層を形成しても良い。上記Ｓｉ層６３
は、ＳｉＧｅ層６２で形成されるチャネル部６２ｃとゲ
ート絶縁膜６４との界面におけるトラップ状態密度を改
善するための層であり、５ｎｍ程度の膜厚に成膜するこ
ととする。
法によって、絶縁性基板６１上に下層から順にチャネル
層を構成するＳｉＧｅ層６２及びＳｉ層６３と、ゲート
絶縁膜６４と、ゲート電極層６５とを成膜する。これら
の各層の成膜は、真空雰囲気を保った状態で連続して行
われることとする。尚、絶縁性基板６１とＳｉＧｅ層６
２との間にＳｉ層を形成しても良い。上記Ｓｉ層６３
は、ＳｉＧｅ層６２で形成されるチャネル部６２ｃとゲ
ート絶縁膜６４との界面におけるトラップ状態密度を改
善するための層であり、５ｎｍ程度の膜厚に成膜するこ
ととする。
【００４０】尚、上記ゲート電極層６５は、Ｓｉまたは
ＳｉＧｅで構成されることとする。ただし、ここで製造
する薄膜トランジスタがＬＣＤ(Liquid Crystal Displa
y)用である場合には、使用電圧が高めであるのでＳｉで
も良い。また、ＳｉＧｅ層６２は、好ましくはＳｉ1-x
Ｇｅx におけるＧｅの組成比がｘ＝０．２〜０．３の範
囲の所定値であることとする。
ＳｉＧｅで構成されることとする。ただし、ここで製造
する薄膜トランジスタがＬＣＤ(Liquid Crystal Displa
y)用である場合には、使用電圧が高めであるのでＳｉで
も良い。また、ＳｉＧｅ層６２は、好ましくはＳｉ1-x
Ｇｅx におけるＧｅの組成比がｘ＝０．２〜０．３の範
囲の所定値であることとする。
【００４１】次に、図６（２）に示すように、ゲート電
極層６５をパターニングしてゲート電極６５ａを形成す
る。
極層６５をパターニングしてゲート電極６５ａを形成す
る。
【００４２】その後、図６（３）に示す工程を上記第１
実施形態で図１（３）を用いて説明したと同様に行い、
ＳｉＧｅ層６２とＳｉ層６３とにソース６２ａ及びドレ
イン６２ｂを形成し、ソース６２ａ及びドレイン６２ｂ
間におけるＳｉＧｅ層６２とＳｉ層６３と（すなわち、
チャネル層）にチャネル部６２ｃを形成する。
実施形態で図１（３）を用いて説明したと同様に行い、
ＳｉＧｅ層６２とＳｉ層６３とにソース６２ａ及びドレ
イン６２ｂを形成し、ソース６２ａ及びドレイン６２ｂ
間におけるＳｉＧｅ層６２とＳｉ層６３と（すなわち、
チャネル層）にチャネル部６２ｃを形成する。
【００４３】次に、図６（４）に示す工程を上記第１実
施形態で図１（４）を用いて説明したと同様に行い、ス
パッタ法によって成膜したＳｉＧｅ層６２及びＳｉ層６
３からなるチャネル部６２ｃを有する薄膜トランジスタ
６が形成される。この薄膜トランジスタ６は、トップゲ
ート型になる。
施形態で図１（４）を用いて説明したと同様に行い、ス
パッタ法によって成膜したＳｉＧｅ層６２及びＳｉ層６
３からなるチャネル部６２ｃを有する薄膜トランジスタ
６が形成される。この薄膜トランジスタ６は、トップゲ
ート型になる。
【００４４】上記製造方法によれば、スパッタ法によっ
てチャネル部６２ｃとなるＳｉＧｅ層６２を成膜するこ
とで、組成が精度良く制御されたＳｉＧｅ層６２によっ
てチャネル部６２ｃが構成されることになる。したがっ
て、ＳｉＧｅ層６２の組成によってキャリア移動度が良
く制御された薄膜トランジスタ６が得られる。
てチャネル部６２ｃとなるＳｉＧｅ層６２を成膜するこ
とで、組成が精度良く制御されたＳｉＧｅ層６２によっ
てチャネル部６２ｃが構成されることになる。したがっ
て、ＳｉＧｅ層６２の組成によってキャリア移動度が良
く制御された薄膜トランジスタ６が得られる。
【００４５】尚、上記第４実施形態で説明した方法で
は、ゲート絶縁膜６４をＲＴＯによって成膜しても良
い。ただし、各成膜層間の汚染を防止するために、絶縁
性基板６１上の各膜は、クラスターツール化した成膜装
置を用いて成膜基板を大気に晒すことなく連続して成膜
する。
は、ゲート絶縁膜６４をＲＴＯによって成膜しても良
い。ただし、各成膜層間の汚染を防止するために、絶縁
性基板６１上の各膜は、クラスターツール化した成膜装
置を用いて成膜基板を大気に晒すことなく連続して成膜
する。
【００４６】また、ここでは、トップゲート型の薄膜ト
ランジスタ６を成膜する場合を例に取って説明を行っ
た。しかし、本発明は、ボトムゲート型の薄膜トランジ
スタの成膜にも適用可能である。この場合、サイドウォ
ールを備えたゲート電極を絶縁性基板上に形成した後、
このゲート絶縁膜を覆う状態で絶縁性基板上に下層から
順にゲート絶縁膜、チャネル層を構成するＳｉ層及びＳ
ｉＧｅ層を成膜する。これらの層は、連続したスパッタ
法で成膜するか、またはＲＴＯによってゲート絶縁膜を
成膜した後、真空雰囲気を保った状態でＳｉ層及びＳｉ
Ｇｅ層を連続してスパッタ成膜することとする。
ランジスタ６を成膜する場合を例に取って説明を行っ
た。しかし、本発明は、ボトムゲート型の薄膜トランジ
スタの成膜にも適用可能である。この場合、サイドウォ
ールを備えたゲート電極を絶縁性基板上に形成した後、
このゲート絶縁膜を覆う状態で絶縁性基板上に下層から
順にゲート絶縁膜、チャネル層を構成するＳｉ層及びＳ
ｉＧｅ層を成膜する。これらの層は、連続したスパッタ
法で成膜するか、またはＲＴＯによってゲート絶縁膜を
成膜した後、真空雰囲気を保った状態でＳｉ層及びＳｉ
Ｇｅ層を連続してスパッタ成膜することとする。
【００４７】
【発明の効果】以上説明したように、請求項１に係る本
発明によれば、スパッタ法によって組成精度が良好に成
膜されたＳｉＧｅ層でゲート電極が構成されることにな
る。このため、ＳｉＧｅ層の組成によってしきい値が良
く制御された電界効果トランジスタが得られる。したが
って、ＳｉＧｅゲートを用いた絶縁ゲート型の電界効果
トランジスタの微細化が促進される。
発明によれば、スパッタ法によって組成精度が良好に成
膜されたＳｉＧｅ層でゲート電極が構成されることにな
る。このため、ＳｉＧｅ層の組成によってしきい値が良
く制御された電界効果トランジスタが得られる。したが
って、ＳｉＧｅゲートを用いた絶縁ゲート型の電界効果
トランジスタの微細化が促進される。
【００４８】また、請求項６に係る方法によれば、スパ
ッタ法によって組成精度が良好に成膜されたＳｉＧｅ層
でチャネル層が構成されることになる。このため、Ｓｉ
Ｇｅ層の組成によってキャリア移動度が良く制御された
薄膜トランジスタが得られる。したがって、薄膜トラン
ジスタの動作速度の高速化が達成される。
ッタ法によって組成精度が良好に成膜されたＳｉＧｅ層
でチャネル層が構成されることになる。このため、Ｓｉ
Ｇｅ層の組成によってキャリア移動度が良く制御された
薄膜トランジスタが得られる。したがって、薄膜トラン
ジスタの動作速度の高速化が達成される。
【図１】第１実施形態を説明する断面工程図である。
【図２】スパッタ成膜に用いる成膜装置の構成図であ
る。
る。
【図３】各実施形態で用いる製造装置の概略構成図であ
る。
る。
【図４】第２実施形態を説明する断面工程図である。
【図５】第３実施形態を説明する断面工程図である。
【図６】第４実施形態を説明する断面工程図である。
【図７】ＳｉＧｅゲートＰＭＯＳにおけるＧｅ含有量に
対するゲート−半導体層間の仕事関数を示すグラフであ
り、ＩＥＤＭ，９０（１９９０）（米）ｐ．２５６から
抜粋した Figure9: Gate-to-semiconductor workfuncti
on difference for poly-Si1-x Ge x gate PMOS capaci
tors,extrapolated from measurements of VFB vs.oxid
e thickness.である。
対するゲート−半導体層間の仕事関数を示すグラフであ
り、ＩＥＤＭ，９０（１９９０）（米）ｐ．２５６から
抜粋した Figure9: Gate-to-semiconductor workfuncti
on difference for poly-Si1-x Ge x gate PMOS capaci
tors,extrapolated from measurements of VFB vs.oxid
e thickness.である。
１，４，５…ＭＯＳトランジスタ（電界効果トランジス
タ）、６…薄膜トランジスタ、１３，４２…半導体層、
１４，４３，６４…ゲート絶縁膜、１５，４４，６２…
ＳｉＧｅ層（シリコンゲルマニウム層）、１５ａ，４４
ａ，５１ａ，６５ａ…ゲート電極、４１，６１…絶縁性
基板、５１，６３…Ｓｉ層（シリコン層）、５３…金属
膜、５４…シリサイド層、６２ｃ…チャネル部、６５…
ゲート電極層
タ）、６…薄膜トランジスタ、１３，４２…半導体層、
１４，４３，６４…ゲート絶縁膜、１５，４４，６２…
ＳｉＧｅ層（シリコンゲルマニウム層）、１５ａ，４４
ａ，５１ａ，６５ａ…ゲート電極、４１，６１…絶縁性
基板、５１，６３…Ｓｉ層（シリコン層）、５３…金属
膜、５４…シリサイド層、６２ｃ…チャネル部、６５…
ゲート電極層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｆ ６２７Ｚ
Claims (10)
- 【請求項１】 絶縁ゲート型の電界効果トランジスタを
備えた半導体装置の製造方法であって、 前記電界効果トランジスタのゲート電極は、スパッタ法
によって成膜されたシリコンゲルマニウム層を用いて形
成されること、 を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 酸化性ガス雰囲気中における熱酸化によって、半導体層
上にゲート絶縁膜を成膜した後、 前記酸化性ガスを除去して形成した真空雰囲気中におい
て、前記ゲート絶縁膜上に前記シリコンゲルマニウム層
を連続して成膜すること、 を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 真空雰囲気中におけるスパッタ法によって、半導体層上
に下層から順にゲート絶縁膜と前記シリコンゲルマニウ
ム層とを連続して成膜すること、 を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 シリコンかなる半導体層上にゲート絶縁膜を成膜した
後、前記真空雰囲気中において前記シリコンゲルマニウ
ム層上に当該シリコンゲルマニウム層に対して連続させ
てシリコン層を成膜し、 前記シリコンゲルマニウム層と前記シリコン層とをパタ
ーニングしてゲート電極を形成した後、当該ゲート電極
を覆う状態で前記半導体層上に金属膜を成膜し、 熱処理によって、前記シリコン層及び前記半導体層に対
して前記金属膜を反応させてシリサイド層を形成するこ
と、 を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記シリコンゲルマニウム層は、絶縁性基板上に半導体
層及びゲート絶縁膜を介して成膜されること、 を特徴とする半導体装置の製造方法。 - 【請求項６】 薄膜トランジスタを備えた半導体装置の
製造方法において、 前記薄膜トランジスタのチャネル層は、スパッタ法によ
って成膜したシリコンゲルマニウム層を用いて形成され
ること、 を特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 真空雰囲気中におけるスパッタ法によって、絶縁性基板
上に下層から順に前記シリコンゲルマニウム層とシリコ
ン層とを連続して成膜し、当該シリコンゲルマニウム層
と当該シリコン層とからなるチャネル層を形成するこ
と、 を特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記チャネル層を形成した後、前記真空雰囲気中に酸化
性ガスを供給し、前記シリコン層表面を熱酸化させてゲ
ート絶縁膜を形成し、 前記酸化性ガスを除去して形成した真空雰囲気中におい
て、前記ゲート絶縁膜上にスパッタ法によってゲート電
極層を形成すること、 を特徴とする半導体装置の製造方法。 - 【請求項９】 請求項７記載の半導体装置の製造方法に
おいて、 前記チャネル層を形成した後、前記真空雰囲気中におけ
るスパッタ法によって、前記シリコン層上に下層から順
にゲート絶縁膜とゲート電極層とを連続して成膜するこ
と、 を特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項６記載の半導体装置の製造方法
において、 真空雰囲気中におけるスパッタ法によって、ゲート絶縁
膜上に下層から順にシリコン層と前記シリコンゲルマニ
ウム層とを連続して成膜し、当該シリコンゲルマニウム
層と当該シリコン層とからなるチャネル層を形成するこ
と、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15621197A JPH113999A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15621197A JPH113999A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113999A true JPH113999A (ja) | 1999-01-06 |
Family
ID=15622799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15621197A Pending JPH113999A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113999A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
| US6787805B1 (en) | 1999-06-23 | 2004-09-07 | Seiko Epson Corporation | Semiconductor device and manufacturing method |
| US7282384B2 (en) | 2002-11-12 | 2007-10-16 | National Institute Of Advanced Industrial Science And Technology | Thermoelectric transducing material thin film, sensor device, and its manufacturing method |
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
| JP2012134525A (ja) * | 2012-02-22 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
-
1997
- 1997-06-13 JP JP15621197A patent/JPH113999A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
| US6787805B1 (en) | 1999-06-23 | 2004-09-07 | Seiko Epson Corporation | Semiconductor device and manufacturing method |
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| US7282384B2 (en) | 2002-11-12 | 2007-10-16 | National Institute Of Advanced Industrial Science And Technology | Thermoelectric transducing material thin film, sensor device, and its manufacturing method |
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
| JP2012134525A (ja) * | 2012-02-22 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100365963B1 (ko) | 반도체집적회로장치의제조방법 | |
| JP2738333B2 (ja) | 半導体装置の製造方法 | |
| JP2820122B2 (ja) | 半導体装置の製造方法 | |
| US8034715B2 (en) | Method of fabricating semiconductor integrated circuit device | |
| JPH04165679A (ja) | 絶縁ゲイト型半導体装置 | |
| JPH113999A (ja) | 半導体装置の製造方法 | |
| JP3646718B2 (ja) | 半導体装置の製造方法 | |
| US7419905B2 (en) | Gate electrodes and the formation thereof | |
| JPWO2006129637A1 (ja) | 半導体装置 | |
| US6693001B2 (en) | Process for producing semiconductor integrated circuit device | |
| JP2003045995A (ja) | 半導体装置及びその製造方法 | |
| US20050095867A1 (en) | Method of manufacturing semiconductor device | |
| JPH11135792A (ja) | 半導体装置の製造方法 | |
| JPH09121050A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JP2001068670A (ja) | 半導体装置の製造方法 | |
| JP3537273B2 (ja) | 半導体装置の製造方法 | |
| TWI222113B (en) | Silicide layer and fabrication method thereof and method for fabricating metal-oxide semiconductor transistor | |
| JP4048179B2 (ja) | 半導体装置の製造方法 | |
| JP4518771B2 (ja) | 半導体装置の製造方法 | |
| KR101024634B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH08306802A (ja) | 半導体装置の製造方法 | |
| JP2003022984A (ja) | 半導体装置の製造方法 | |
| JPH0536982A (ja) | Ｍｏｓｆｅｔの構造と製造方法 | |
| JPH09293722A (ja) | 半導体装置の製造方法 | |
| JPH1027902A (ja) | ゲート電極の形成方法 |