JP2003045995A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 104
- 238000000034 method Methods 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 19
- 229910052797 bismuth Inorganic materials 0.000 claims abstract description 11
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052738 indium Inorganic materials 0.000 claims abstract description 10
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052714 tellurium Inorganic materials 0.000 claims abstract description 9
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims abstract description 9
- 150000002736 metal compounds Chemical class 0.000 claims abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 49
- 239000010937 tungsten Substances 0.000 claims description 49
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 46
- 229910052787 antimony Inorganic materials 0.000 claims description 45
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 45
- 238000010438 heat treatment Methods 0.000 claims description 21
- -1 tungsten nitride Chemical class 0.000 claims description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- 239000012298 atmosphere Substances 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- 239000000470 constituent Substances 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005092 sublimation method Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 12
- 230000009977 dual effect Effects 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 description 12
- 229910052735 hafnium Inorganic materials 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000002245 particle Substances 0.000 description 9
- 239000007772 electrode material Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000003960 organic solvent Substances 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 4
- WYUZTTNXJUJWQQ-UHFFFAOYSA-N tin telluride Chemical compound [Te]=[Sn] WYUZTTNXJUJWQQ-UHFFFAOYSA-N 0.000 description 4
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000000859 sublimation Methods 0.000 description 3
- 230000008022 sublimation Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 102100025353 G-protein coupled bile acid receptor 1 Human genes 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 101000857733 Homo sapiens G-protein coupled bile acid receptor 1 Proteins 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- GGYFMLJDMAMTAB-UHFFFAOYSA-N selanylidenelead Chemical compound [Pb]=[Se] GGYFMLJDMAMTAB-UHFFFAOYSA-N 0.000 description 1
- MFIWAIVSOUGHLI-UHFFFAOYSA-N selenium;tin Chemical class [Sn]=[Se] MFIWAIVSOUGHLI-UHFFFAOYSA-N 0.000 description 1
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
(57)【要約】
【課題】 従来のデュアルメタルゲートプロセスの問題
を改善し、素子の特性や信頼性を向上させることが可能
な半導体装置及びその製造方法を提供する。 【解決手段】 ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳ
トランジスタを有する半導体装置であって、ｎ型及びｐ
型ＭＩＳトランジスタの一方のトランジスタのゲート電
極は、ゲート絶縁膜２０上に形成された第１のゲート材
料膜２１、第１のゲート材料膜上に形成された第２のゲ
ート材料膜２２及び第２のゲート材料膜上に形成された
第３のゲート材料膜２４を含み、ｎ型及びｐ型ＭＩＳト
ランジスタの他方のトランジスタのゲート電極は、ゲー
ト絶縁膜２０上に形成された第３のゲート材料膜２４を
含み、第１のゲート材料膜２１は、アンチモン、ビスマ
ス、インジウム、鉛、スズ又はテルルからなる金属膜、
又はそれらの金属元素を含む金属化合物膜である。
を改善し、素子の特性や信頼性を向上させることが可能
な半導体装置及びその製造方法を提供する。 【解決手段】 ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳ
トランジスタを有する半導体装置であって、ｎ型及びｐ
型ＭＩＳトランジスタの一方のトランジスタのゲート電
極は、ゲート絶縁膜２０上に形成された第１のゲート材
料膜２１、第１のゲート材料膜上に形成された第２のゲ
ート材料膜２２及び第２のゲート材料膜上に形成された
第３のゲート材料膜２４を含み、ｎ型及びｐ型ＭＩＳト
ランジスタの他方のトランジスタのゲート電極は、ゲー
ト絶縁膜２０上に形成された第３のゲート材料膜２４を
含み、第１のゲート材料膜２１は、アンチモン、ビスマ
ス、インジウム、鉛、スズ又はテルルからなる金属膜、
又はそれらの金属元素を含む金属化合物膜である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にｎ型ＭＩＳトランジスタとｐ型ＭＩＳ
トランジスタとで異なるゲート材料を用いた半導体装置
及びその製造方法に関する。
の製造方法、特にｎ型ＭＩＳトランジスタとｐ型ＭＩＳ
トランジスタとで異なるゲート材料を用いた半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴの微細化に伴って、ゲート
酸化膜の薄膜化が進み、ゲート長50ｎｍ以下では1ｎｍ
程度の極めて薄いゲート酸化膜厚が求められている。そ
の要因の一つとして、ゲート電極に用いているポリシリ
コンの空乏化がある。このポリシリコンの空乏化がなく
なると、ゲート酸化膜を0.5ｎｍ程度厚くすることがで
きる。従って、ゲート空乏化のない金属をゲート電極に
用いた、いわゆるメタルゲート電極のＭＯＳＦＥＴ（Ｍ
ＩＳＦＥＴ）が注目されている。
酸化膜の薄膜化が進み、ゲート長50ｎｍ以下では1ｎｍ
程度の極めて薄いゲート酸化膜厚が求められている。そ
の要因の一つとして、ゲート電極に用いているポリシリ
コンの空乏化がある。このポリシリコンの空乏化がなく
なると、ゲート酸化膜を0.5ｎｍ程度厚くすることがで
きる。従って、ゲート空乏化のない金属をゲート電極に
用いた、いわゆるメタルゲート電極のＭＯＳＦＥＴ（Ｍ
ＩＳＦＥＴ）が注目されている。
【０００３】しかし、ゲート電極として１種類の金属を
用いた場合には、以下のような問題がある。ゲート電極
の仕事関数がｎ型及びｐ型ＭＩＳＦＥＴで同一になるた
め、ポリシリコンゲートのように仕事関数が異なるゲー
ト電極をｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで作り
分けることができず、しきい値電圧を適正化することが
非常に難しくなる。特に、0.5Ｖ以下の低いしきい値を
実現するためには、ｎ型ＭＩＳＦＥＴのゲート電極には
仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材
料、ｐ型ＭＩＳＦＥＴのゲート電極には仕事関数が4.6
ｅＶ以上、望ましくは4.9ｅＶ以上の材料が必要とされ
る。そのため、ゲート電極としてｎ型ＭＩＳＦＥＴとｐ
型ＭＩＳＦＥＴとで異なる金属材料を用いた、いわゆる
デュアルメタルゲートプロセスが必要とされる。
用いた場合には、以下のような問題がある。ゲート電極
の仕事関数がｎ型及びｐ型ＭＩＳＦＥＴで同一になるた
め、ポリシリコンゲートのように仕事関数が異なるゲー
ト電極をｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで作り
分けることができず、しきい値電圧を適正化することが
非常に難しくなる。特に、0.5Ｖ以下の低いしきい値を
実現するためには、ｎ型ＭＩＳＦＥＴのゲート電極には
仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材
料、ｐ型ＭＩＳＦＥＴのゲート電極には仕事関数が4.6
ｅＶ以上、望ましくは4.9ｅＶ以上の材料が必要とされ
る。そのため、ゲート電極としてｎ型ＭＩＳＦＥＴとｐ
型ＭＩＳＦＥＴとで異なる金属材料を用いた、いわゆる
デュアルメタルゲートプロセスが必要とされる。
【０００４】デュアルメタルゲートプロセスでは、ｎ型
とｐ型ＭＩＳＦＥＴとでゲート電極を作り分ける必要か
ら、ｎ型及びｐ型ＭＩＳＦＥＴの形成領域を含む全面に
一方のＭＩＳＦＥＴ（例えばｎ型）用のゲート電極材料
を形成した後、他方のＭＩＳＦＥＴ（例えばｐ型）の形
成領域に形成されたゲート電極材料のみを除去し、その
後で他方のＭＩＳＦＥＴ（例えばｐ型）用のゲート電極
材料を形成する。
とｐ型ＭＩＳＦＥＴとでゲート電極を作り分ける必要か
ら、ｎ型及びｐ型ＭＩＳＦＥＴの形成領域を含む全面に
一方のＭＩＳＦＥＴ（例えばｎ型）用のゲート電極材料
を形成した後、他方のＭＩＳＦＥＴ（例えばｐ型）の形
成領域に形成されたゲート電極材料のみを除去し、その
後で他方のＭＩＳＦＥＴ（例えばｐ型）用のゲート電極
材料を形成する。
【０００５】例えば、ｎ型ＭＩＳＦＥＴのゲート電極材
料としてハフニウム窒化物、ｐ型ＭＩＳＦＥＴのゲート
電極材料としてタングステンを用いた場合、ｐ型ＭＩＳ
ＦＥＴ形成領域のハフニウム窒化物は、レジストをマス
クとして、例えば過酸化水素水を用いてウエットエッチ
ングによって除去する。
料としてハフニウム窒化物、ｐ型ＭＩＳＦＥＴのゲート
電極材料としてタングステンを用いた場合、ｐ型ＭＩＳ
ＦＥＴ形成領域のハフニウム窒化物は、レジストをマス
クとして、例えば過酸化水素水を用いてウエットエッチ
ングによって除去する。
【０００６】しかしながら、ハフニウム窒化物等のゲー
ト電極材料をウエットエッチングで除去する際に、ｐ型
ＭＩＳＦＥＴ形成領域のゲート絶縁膜がエッチング液に
晒されてしまう。また、マスクとして用いたレジストを
剥離する際に、剥離液として用いる有機溶剤などにもｐ
型ＭＩＳＦＥＴ形成領域のゲート絶縁膜が晒されること
になる。したがって、上述したデュアルメタルゲートプ
ロセスでは、ｐ型ＭＩＳＦＥＴのゲート絶縁膜の信頼性
が大幅に低下してしまう問題があった。
ト電極材料をウエットエッチングで除去する際に、ｐ型
ＭＩＳＦＥＴ形成領域のゲート絶縁膜がエッチング液に
晒されてしまう。また、マスクとして用いたレジストを
剥離する際に、剥離液として用いる有機溶剤などにもｐ
型ＭＩＳＦＥＴ形成領域のゲート絶縁膜が晒されること
になる。したがって、上述したデュアルメタルゲートプ
ロセスでは、ｐ型ＭＩＳＦＥＴのゲート絶縁膜の信頼性
が大幅に低下してしまう問題があった。
【０００７】
【発明が解決しようとする課題】このように、ｎ型ＭＩ
ＳＦＥＴとｐ型ＭＩＳＦＥＴとで仕事関数等が異なるゲ
ート電極材料を用いたデュアルメタルゲートプロセスが
提案されているが、ゲート電極材料を除去する際のエッ
チング液やレジストを剥離する際の剥離液にゲート絶縁
膜が晒されるため、ゲート絶縁膜の信頼性が大幅に低下
するという問題があった。
ＳＦＥＴとｐ型ＭＩＳＦＥＴとで仕事関数等が異なるゲ
ート電極材料を用いたデュアルメタルゲートプロセスが
提案されているが、ゲート電極材料を除去する際のエッ
チング液やレジストを剥離する際の剥離液にゲート絶縁
膜が晒されるため、ゲート絶縁膜の信頼性が大幅に低下
するという問題があった。
【０００８】本発明は、上記従来の課題に対してなされ
たものであり、上述したデュアルメタルゲートプロセス
の問題を改善し、素子の特性や信頼性を向上させること
が可能な半導体装置及びその製造方法を提供することを
目的としている。
たものであり、上述したデュアルメタルゲートプロセス
の問題を改善し、素子の特性や信頼性を向上させること
が可能な半導体装置及びその製造方法を提供することを
目的としている。
【０００９】
【課題を解決するための手段】本発明は、ｎ型ＭＩＳト
ランジスタ及びｐ型ＭＩＳトランジスタを有する半導体
装置であって、ｎ型及びｐ型ＭＩＳトランジスタの一方
のトランジスタのゲート電極は、ゲート絶縁膜上に形成
された第１のゲート材料膜、第１のゲート材料膜上に形
成された第２のゲート材料膜及び第２のゲート材料膜上
に形成された第３のゲート材料膜を含み、ｎ型及びｐ型
ＭＩＳトランジスタの他方のトランジスタのゲート電極
は、ゲート絶縁膜上に形成された第３のゲート材料膜を
含み、前記第１のゲート材料膜は、アンチモン、ビスマ
ス、インジウム、鉛、スズ又はテルルからなる金属膜、
又はそれらの金属元素を含む金属化合物膜であることを
特徴とする。
ランジスタ及びｐ型ＭＩＳトランジスタを有する半導体
装置であって、ｎ型及びｐ型ＭＩＳトランジスタの一方
のトランジスタのゲート電極は、ゲート絶縁膜上に形成
された第１のゲート材料膜、第１のゲート材料膜上に形
成された第２のゲート材料膜及び第２のゲート材料膜上
に形成された第３のゲート材料膜を含み、ｎ型及びｐ型
ＭＩＳトランジスタの他方のトランジスタのゲート電極
は、ゲート絶縁膜上に形成された第３のゲート材料膜を
含み、前記第１のゲート材料膜は、アンチモン、ビスマ
ス、インジウム、鉛、スズ又はテルルからなる金属膜、
又はそれらの金属元素を含む金属化合物膜であることを
特徴とする。
【００１０】また、本発明は、ｎ型ＭＩＳトランジスタ
及びｐ型ＭＩＳトランジスタを有する半導体装置の製造
方法であって、半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に第１のゲート材料膜を形
成する工程と、第１のゲート材料膜上に第２のゲート材
料膜を形成する工程と、ｎ型及びｐ型ＭＩＳトランジス
タの一方のトランジスタが形成される第１の領域の第２
のゲート材料膜を選択的に除去して、第１の領域の第１
のゲート材料膜を露出させる工程と、露出した第１の領
域の第１のゲート材料膜を熱処理により選択的に昇華さ
せて、第１の領域のゲート絶縁膜を露出させる工程と、
露出した第１の領域のゲート絶縁膜上と、ｎ型及びｐ型
ＭＩＳトランジスタの他方のトランジスタが形成される
第２の領域の第２のゲート材料膜上とに、第３のゲート
材料膜を形成する工程と、を備えたことを特徴とする。
及びｐ型ＭＩＳトランジスタを有する半導体装置の製造
方法であって、半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に第１のゲート材料膜を形
成する工程と、第１のゲート材料膜上に第２のゲート材
料膜を形成する工程と、ｎ型及びｐ型ＭＩＳトランジス
タの一方のトランジスタが形成される第１の領域の第２
のゲート材料膜を選択的に除去して、第１の領域の第１
のゲート材料膜を露出させる工程と、露出した第１の領
域の第１のゲート材料膜を熱処理により選択的に昇華さ
せて、第１の領域のゲート絶縁膜を露出させる工程と、
露出した第１の領域のゲート絶縁膜上と、ｎ型及びｐ型
ＭＩＳトランジスタの他方のトランジスタが形成される
第２の領域の第２のゲート材料膜上とに、第３のゲート
材料膜を形成する工程と、を備えたことを特徴とする。
【００１１】
【作用】本発明によれば、熱処理により第１のゲート材
料膜を第２のゲート材料膜に対して選択的に昇華させる
ことでゲート絶縁膜を露出させるので、従来のように、
ゲート材料膜を除去する際のエッチング液やレジストを
剥離する際の剥離液にゲート絶縁膜が晒されることがな
い。したがって、ゲート絶縁膜の信頼性の低下を防止す
ることができる。特に、第１のゲート材料膜として、ア
ンチモン、ビスマス、インジウム、鉛、スズ又はテル
ル、或いはそれらの化合物を用いた場合、それらの材料
は一般に比較的低温で昇華するため、ｎ型ＭＩＳトラン
ジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料
を用いた半導体装置を容易に得ることができ、素子特性
や信頼性に優れた半導体装置を得ることが可能となる。
料膜を第２のゲート材料膜に対して選択的に昇華させる
ことでゲート絶縁膜を露出させるので、従来のように、
ゲート材料膜を除去する際のエッチング液やレジストを
剥離する際の剥離液にゲート絶縁膜が晒されることがな
い。したがって、ゲート絶縁膜の信頼性の低下を防止す
ることができる。特に、第１のゲート材料膜として、ア
ンチモン、ビスマス、インジウム、鉛、スズ又はテル
ル、或いはそれらの化合物を用いた場合、それらの材料
は一般に比較的低温で昇華するため、ｎ型ＭＩＳトラン
ジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料
を用いた半導体装置を容易に得ることができ、素子特性
や信頼性に優れた半導体装置を得ることが可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１３】（実施形態１）図１（ａ）〜図６（ｌ）
は、本発明の第１の実施形態に係るＭＩＳＦＥＴ（ＭＩ
Ｓトランジスタ）の製造工程を示した断面図である。本
実施形態は、いわゆるダマシンゲート技術を用いてＭＩ
ＳＦＥＴを作製する例である。
は、本発明の第１の実施形態に係るＭＩＳＦＥＴ（ＭＩ
Ｓトランジスタ）の製造工程を示した断面図である。本
実施形態は、いわゆるダマシンゲート技術を用いてＭＩ
ＳＦＥＴを作製する例である。
【００１４】まず、図１（ａ）に示すように、シリコン
基板１０の表面領域にＳＴＩ技術等を用いて素子分離領
域１１を形成する。続いて、将来除去されるダミーゲー
ト構造として、例えば厚さ6ｎｍ程度のゲート酸化膜１
２、厚さ150ｎｍ程度のポリシリコン膜１３、厚さ50ｎ
ｍ程度のシリコン窒化膜１４の積層構造を、酸化技術、
ＣＶＤ技術、リソグラフィー技術及びＲＩＥ技術を用い
て形成する。続いて、イオン注入技術を用いて、エクス
テンション拡散層領域１５を形成する。さらに、シリコ
ン窒化膜からなる幅40ｎｍ程度のゲート側壁１６をＣＶ
Ｄ技術とＲＩＥ技術を用いて形成する。
基板１０の表面領域にＳＴＩ技術等を用いて素子分離領
域１１を形成する。続いて、将来除去されるダミーゲー
ト構造として、例えば厚さ6ｎｍ程度のゲート酸化膜１
２、厚さ150ｎｍ程度のポリシリコン膜１３、厚さ50ｎ
ｍ程度のシリコン窒化膜１４の積層構造を、酸化技術、
ＣＶＤ技術、リソグラフィー技術及びＲＩＥ技術を用い
て形成する。続いて、イオン注入技術を用いて、エクス
テンション拡散層領域１５を形成する。さらに、シリコ
ン窒化膜からなる幅40ｎｍ程度のゲート側壁１６をＣＶ
Ｄ技術とＲＩＥ技術を用いて形成する。
【００１５】次に、図１（ｂ）に示すように、イオン注
入技術によりソース・ドレイン拡散層１７を形成する。
その後、サリサイドプロセス技術を用いて、ダミーゲー
ト構造及びゲート側壁１６をマスクにして、ソース・ド
レイン領域のみに厚さ40ｎｍ程度のシリサイド膜（例え
ばコバルトシリサイド膜）１８を形成する。この時、ソ
ース・ドレイン領域のドーパントとして、ｎ型領域には
ヒ素、ｐ型領域にはガリウムを、いずれも１×１０15／
ｃｍ2以上のドーズ量でイオン注入しておく。これらの
ドーパントは、シリサイドの凝集を抑制し、熱耐性を大
幅に向上させることが可能なものである。
入技術によりソース・ドレイン拡散層１７を形成する。
その後、サリサイドプロセス技術を用いて、ダミーゲー
ト構造及びゲート側壁１６をマスクにして、ソース・ド
レイン領域のみに厚さ40ｎｍ程度のシリサイド膜（例え
ばコバルトシリサイド膜）１８を形成する。この時、ソ
ース・ドレイン領域のドーパントとして、ｎ型領域には
ヒ素、ｐ型領域にはガリウムを、いずれも１×１０15／
ｃｍ2以上のドーズ量でイオン注入しておく。これらの
ドーパントは、シリサイドの凝集を抑制し、熱耐性を大
幅に向上させることが可能なものである。
【００１６】次に、図２（ｃ）に示すように、層間膜１
９として例えばシリコン酸化膜をＣＶＤ法によって堆積
する。さらに、このシリコン酸化膜をＣＭＰ技術によっ
て平坦化することで、シリコン窒化膜１４及びシリコン
窒化膜１６の上面を露出させる。
９として例えばシリコン酸化膜をＣＶＤ法によって堆積
する。さらに、このシリコン酸化膜をＣＭＰ技術によっ
て平坦化することで、シリコン窒化膜１４及びシリコン
窒化膜１６の上面を露出させる。
【００１７】次に、図２（ｄ）に示すように、例えば燐
酸を用いて、シリコン窒化膜１４を層間膜１９に対して
選択的に除去する。この時に、ゲート側壁のシリコン窒
化膜１６もポリシリコン膜１３の高さ程度までエッチン
グされる。続いて、例えばラジカル原子エッチング技術
を用いて、ダミーゲートであるポリシリコン膜１３を、
層間膜１９及びゲート側壁１６に対して選択的に除去す
る。
酸を用いて、シリコン窒化膜１４を層間膜１９に対して
選択的に除去する。この時に、ゲート側壁のシリコン窒
化膜１６もポリシリコン膜１３の高さ程度までエッチン
グされる。続いて、例えばラジカル原子エッチング技術
を用いて、ダミーゲートであるポリシリコン膜１３を、
層間膜１９及びゲート側壁１６に対して選択的に除去す
る。
【００１８】次に、図３（ｅ）に示すように、弗酸等の
ウエット処理によってダミーゲート酸化膜１２を除去す
ることで、シリコン基板１０の表面を露出させる。続い
て、このようにして得られたゲート用溝部の少なくとも
底部に、ゲート絶縁膜２０を形成する。ゲート絶縁膜２
０には、例えばシリコン基板１０を熱酸化したシリコン
酸化膜を用いることができる。また、このシリコン酸化
膜の表面を窒素プラズマでさらに窒化したものを用いて
もよい。さらに、以下に述べるように、高誘電体膜をゲ
ート絶縁膜２０に用いてもよい。
ウエット処理によってダミーゲート酸化膜１２を除去す
ることで、シリコン基板１０の表面を露出させる。続い
て、このようにして得られたゲート用溝部の少なくとも
底部に、ゲート絶縁膜２０を形成する。ゲート絶縁膜２
０には、例えばシリコン基板１０を熱酸化したシリコン
酸化膜を用いることができる。また、このシリコン酸化
膜の表面を窒素プラズマでさらに窒化したものを用いて
もよい。さらに、以下に述べるように、高誘電体膜をゲ
ート絶縁膜２０に用いてもよい。
【００１９】ゲート絶縁膜２０に用いる高誘電体膜に
は、例えばハフニウム酸化膜があげられる。このハフニ
ウム酸化膜は、例えば、ＨｆＣｌ4とＮＨ3を用いたＣＶ
Ｄ法、有機系のＨｆガス等を用いたＣＶＤ法、或いはハ
フニウム窒化物のターゲットやハフニウムのターゲット
を用いたスパッタリング法等を用いてハフニウム窒化膜
を形成した後、ハフニウム窒化膜の酸化を行うことで形
成することができる。酸化されるハフニウム窒化膜の厚
さは、数ｎｍ程度の極薄であることが望ましい。ハフニ
ウム窒化膜の膜厚が厚くなるにつれて、結晶化が起こり
やすくなるためである。また、ハフニウム窒化物をスパ
ッタリング法で形成する場合は、スパッタされたハフニ
ウムやハフニウム窒化物の粒子のエネルギーを100ｅＶ
以下、望ましくは50ｅＶ以下にすることが望ましい。ス
パッタ粒子のエネルギーが高くなるにつれて、シリコン
基板へスパッタ粒子が食い込むようになり、チャネル表
面のモフォロジーが劣化するためである。
は、例えばハフニウム酸化膜があげられる。このハフニ
ウム酸化膜は、例えば、ＨｆＣｌ4とＮＨ3を用いたＣＶ
Ｄ法、有機系のＨｆガス等を用いたＣＶＤ法、或いはハ
フニウム窒化物のターゲットやハフニウムのターゲット
を用いたスパッタリング法等を用いてハフニウム窒化膜
を形成した後、ハフニウム窒化膜の酸化を行うことで形
成することができる。酸化されるハフニウム窒化膜の厚
さは、数ｎｍ程度の極薄であることが望ましい。ハフニ
ウム窒化膜の膜厚が厚くなるにつれて、結晶化が起こり
やすくなるためである。また、ハフニウム窒化物をスパ
ッタリング法で形成する場合は、スパッタされたハフニ
ウムやハフニウム窒化物の粒子のエネルギーを100ｅＶ
以下、望ましくは50ｅＶ以下にすることが望ましい。ス
パッタ粒子のエネルギーが高くなるにつれて、シリコン
基板へスパッタ粒子が食い込むようになり、チャネル表
面のモフォロジーが劣化するためである。
【００２０】次に、図３（ｆ）に示すように、仕事関数
が4.6ｅＶ以下の電極材料として、アンチモン膜（第１
のゲート材料膜）２１を、10ｎｍ程度、望ましくはそれ
以下の膜厚で、少なくともゲート用溝の底部に成膜す
る。成膜には、スパッタリング法、ＣＶＤ法或いは蒸着
法を用いればよい。アンチモンは融点が630℃と低いた
め、熱蒸着による成膜を簡単に行うことができる。
が4.6ｅＶ以下の電極材料として、アンチモン膜（第１
のゲート材料膜）２１を、10ｎｍ程度、望ましくはそれ
以下の膜厚で、少なくともゲート用溝の底部に成膜す
る。成膜には、スパッタリング法、ＣＶＤ法或いは蒸着
法を用いればよい。アンチモンは融点が630℃と低いた
め、熱蒸着による成膜を簡単に行うことができる。
【００２１】スパッタリング法を用いる場合は、スパッ
タされたアンチモン粒子のエネルギーを100ｅＶ以下、
望ましくは50ｅＶ以下に制御することが望ましい。アン
チモン粒子のエネルギーをこのような低エネルギーにす
ることで、下地のゲート絶縁膜２０へアンチモン粒子が
食い込むことがなくなり、ゲート絶縁膜の信頼性が著し
く向上する。
タされたアンチモン粒子のエネルギーを100ｅＶ以下、
望ましくは50ｅＶ以下に制御することが望ましい。アン
チモン粒子のエネルギーをこのような低エネルギーにす
ることで、下地のゲート絶縁膜２０へアンチモン粒子が
食い込むことがなくなり、ゲート絶縁膜の信頼性が著し
く向上する。
【００２２】なお、図４（ｇ）に示すように、アンチモ
ンを溶かした塗布液をウエハ全面に塗布し、ベーキング
を行った後、ドライエッチング技術でアンチモンをエッ
チバックし、ゲート用溝の底部のみにアンチモン膜２１
を残すようにしてもよい。この場合にも、アンチモン膜
２１の膜厚は10ｎｍ以下にすることが望ましい。
ンを溶かした塗布液をウエハ全面に塗布し、ベーキング
を行った後、ドライエッチング技術でアンチモンをエッ
チバックし、ゲート用溝の底部のみにアンチモン膜２１
を残すようにしてもよい。この場合にも、アンチモン膜
２１の膜厚は10ｎｍ以下にすることが望ましい。
【００２３】次に、図４（ｈ）に示すように、タングス
テン膜（第２のゲート材料膜）２２を全面に成膜する。
成膜法には、スパッタリング法、ＣＶＤ法或いは塗布法
等を用いればよい。タングステン２２の膜厚は特に限定
されないが、望ましくは20ｎｍ以下程度がよく、その理
由は後述する。
テン膜（第２のゲート材料膜）２２を全面に成膜する。
成膜法には、スパッタリング法、ＣＶＤ法或いは塗布法
等を用いればよい。タングステン２２の膜厚は特に限定
されないが、望ましくは20ｎｍ以下程度がよく、その理
由は後述する。
【００２４】次に、図５（ｉ）の工程に移行する。な
お、図５（ｉ）からは、図の向かって左側はｎ型ＭＩＳ
ＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とす
る（以後の図も同様）。本工程では、リソグラフィー技
術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジ
スト２３のパターンを形成する。
お、図５（ｉ）からは、図の向かって左側はｎ型ＭＩＳ
ＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とす
る（以後の図も同様）。本工程では、リソグラフィー技
術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジ
スト２３のパターンを形成する。
【００２５】次に、図５（ｊ）に示すように、レジスト
２３をマスクとして、過酸化水素水によるウエットエッ
チングを行うことで、ｐ型ＭＩＳＦＥＴ領域のみタング
ステン膜２２を選択的に除去する。アンチモン膜２１は
過酸化水素水に不溶なため、タングステン膜２２のみを
選択的に除去することが可能である。また、ゲート絶縁
膜２０はアンチモン膜２１に覆われているため、過酸化
水素水に晒されないですむ。また、タングステン膜２２
の膜厚を20ｎｍ以下程度と薄くしておくことで、エッチ
ング量が少なくてすむ。
２３をマスクとして、過酸化水素水によるウエットエッ
チングを行うことで、ｐ型ＭＩＳＦＥＴ領域のみタング
ステン膜２２を選択的に除去する。アンチモン膜２１は
過酸化水素水に不溶なため、タングステン膜２２のみを
選択的に除去することが可能である。また、ゲート絶縁
膜２０はアンチモン膜２１に覆われているため、過酸化
水素水に晒されないですむ。また、タングステン膜２２
の膜厚を20ｎｍ以下程度と薄くしておくことで、エッチ
ング量が少なくてすむ。
【００２６】次に、図６（ｋ）に示すように、レジスト
２３を有機溶剤などで除去するが、この時もゲート絶縁
膜２０はアンチモン膜２１に覆われているため、有機溶
剤などに晒されないですむ。その後、例えば窒素雰囲気
中において500℃程度の温度で熱処理を行う。この熱処
理により、ｐ型ＭＩＳＦＥＴ領域の表面に露出していた
アンチモン膜２１が昇華してなくなり、ｐ型ＭＩＳＦＥ
Ｔ領域のゲート絶縁膜２０が露出する。一方、ｎ型ＭＩ
ＳＦＥＴ領域のアンチモン膜２１はタングステン膜２２
に覆われているので昇華しない。熱処理時の雰囲気の圧
力は、大気圧程度(１×１０5Ｐａ程度)でもよいが、よ
り効率的にアンチモンを昇華させたい場合は、大気圧以
下の圧力で熱処理を行う。
２３を有機溶剤などで除去するが、この時もゲート絶縁
膜２０はアンチモン膜２１に覆われているため、有機溶
剤などに晒されないですむ。その後、例えば窒素雰囲気
中において500℃程度の温度で熱処理を行う。この熱処
理により、ｐ型ＭＩＳＦＥＴ領域の表面に露出していた
アンチモン膜２１が昇華してなくなり、ｐ型ＭＩＳＦＥ
Ｔ領域のゲート絶縁膜２０が露出する。一方、ｎ型ＭＩ
ＳＦＥＴ領域のアンチモン膜２１はタングステン膜２２
に覆われているので昇華しない。熱処理時の雰囲気の圧
力は、大気圧程度(１×１０5Ｐａ程度)でもよいが、よ
り効率的にアンチモンを昇華させたい場合は、大気圧以
下の圧力で熱処理を行う。
【００２７】次に、図６（ｌ）に示すように、タングス
テン膜（第３のゲート材料膜）２４を、スパッタリング
法或いはＣＶＤ法など用いて全面に堆積する。続いて、
アンチモン膜２１、タングステン膜２２及びタングステ
ン膜２４のＣＭＰを行うことで、ｎ型ＭＩＳＦＥＴ領域
のゲート用溝内にはアンチモン膜２１、タングステン膜
２２及びタングステン膜２４が、ｐ型ＭＩＳＦＥＴ領域
にはタングステン膜２４が、それぞれ埋め込まれたゲー
ト電極構造が得られる。
テン膜（第３のゲート材料膜）２４を、スパッタリング
法或いはＣＶＤ法など用いて全面に堆積する。続いて、
アンチモン膜２１、タングステン膜２２及びタングステ
ン膜２４のＣＭＰを行うことで、ｎ型ＭＩＳＦＥＴ領域
のゲート用溝内にはアンチモン膜２１、タングステン膜
２２及びタングステン膜２４が、ｐ型ＭＩＳＦＥＴ領域
にはタングステン膜２４が、それぞれ埋め込まれたゲー
ト電極構造が得られる。
【００２８】なお、タングステン膜２４の成膜にスパッ
タリング法を用いる場合は、スパッタされたタングステ
ン粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ
以下に制御することが望ましい。タングステン粒子のエ
ネルギーをこのような低エネルギーにすることで、下地
のゲート絶縁膜２０へタングステン粒子が食い込むこと
がなくなり、ゲート絶縁膜の信頼性が著しく向上する。
タリング法を用いる場合は、スパッタされたタングステ
ン粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ
以下に制御することが望ましい。タングステン粒子のエ
ネルギーをこのような低エネルギーにすることで、下地
のゲート絶縁膜２０へタングステン粒子が食い込むこと
がなくなり、ゲート絶縁膜の信頼性が著しく向上する。
【００２９】以上のようにして、ｎ型ＭＩＳＦＥＴはア
ンチモン膜２１、タングステン膜２２及びタングステン
膜２４の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦ
ＥＴはタングステン膜２４の単層膜からゲート電極構造
のＣＭＩＳＦＥＴが作製される。
ンチモン膜２１、タングステン膜２２及びタングステン
膜２４の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦ
ＥＴはタングステン膜２４の単層膜からゲート電極構造
のＣＭＩＳＦＥＴが作製される。
【００３０】このように、本実施形態では、ｎ型ＭＩＳ
ＦＥＴのゲート電極の最下層にアンチモン膜（仕事関数
4.2ｅＶ程度）、ｐ型ＭＩＳＦＥＴのゲート電極にタン
グステン膜（仕事関数4.9ｅＶ程度）を用いることで、
ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴいずれもゲート
電極の仕事関数を最適化することができる。したがっ
て、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれのし
きい値電圧を適正化することが可能となる。
ＦＥＴのゲート電極の最下層にアンチモン膜（仕事関数
4.2ｅＶ程度）、ｐ型ＭＩＳＦＥＴのゲート電極にタン
グステン膜（仕事関数4.9ｅＶ程度）を用いることで、
ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴいずれもゲート
電極の仕事関数を最適化することができる。したがっ
て、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれのし
きい値電圧を適正化することが可能となる。
【００３１】また、ｐ型ＭＩＳＦＥＴのゲート絶縁膜を
露出させる際に、熱処理によってアンチモン膜を選択的
に昇華させることから、ゲート絶縁膜の表面が従来のよ
うにウエットエッチング溶液や有機溶剤などに晒される
ことがない。従って、ゲート絶縁膜の信頼性に優れたＭ
ＩＳＦＥＴを作製することが可能となる。
露出させる際に、熱処理によってアンチモン膜を選択的
に昇華させることから、ゲート絶縁膜の表面が従来のよ
うにウエットエッチング溶液や有機溶剤などに晒される
ことがない。従って、ゲート絶縁膜の信頼性に優れたＭ
ＩＳＦＥＴを作製することが可能となる。
【００３２】なお、ゲート絶縁膜の信頼性を高めるため
に、以下のような方法を適用することが望ましい。
に、以下のような方法を適用することが望ましい。
【００３３】まず、ゲート絶縁膜２０を成膜する工程か
らアンチモン膜２１を成膜する工程までは、大気に晒す
ことなく行うことが望ましい。つまり、ゲート絶縁膜２
０の成膜装置とアンチモン膜２１の成膜装置との間のウ
エハ搬送は、窒素を充満させて大気を追い出した空間、
或いは真空の空間で行うことが望ましい。また、アンチ
モン膜２１を昇華させるための熱処理装置とタングステ
ン膜２４の成膜装置との間のウエハ搬送についても、同
様に行うことが望ましい。
らアンチモン膜２１を成膜する工程までは、大気に晒す
ことなく行うことが望ましい。つまり、ゲート絶縁膜２
０の成膜装置とアンチモン膜２１の成膜装置との間のウ
エハ搬送は、窒素を充満させて大気を追い出した空間、
或いは真空の空間で行うことが望ましい。また、アンチ
モン膜２１を昇華させるための熱処理装置とタングステ
ン膜２４の成膜装置との間のウエハ搬送についても、同
様に行うことが望ましい。
【００３４】また、アンチモン膜２１を昇華させるため
の熱処理装置とタングステン膜２４の成膜装置を同じ装
置としてもよい。具体的には、ウエハ１枚単位で成膜す
る、いわゆる枚葉式の成膜装置を用いればよい。この場
合、まず、タングステン膜２４の成膜を行うチャンバー
内において、タングステン膜２４を成膜する前に、シリ
コンウエハを例えば500℃程度に加熱してｐ型ＭＩＳＦ
ＥＴ領域のアンチモン膜２１を昇華させる。シリコンウ
エハの加熱は、例えば、光を照射して行う、或いはシリ
コンウエハの載置台であるウエハチャックを加熱するこ
とで行えばよい。その後、同一チャンバー内でウエハを
大気に晒すことなくタングステン膜２４を成膜する。
の熱処理装置とタングステン膜２４の成膜装置を同じ装
置としてもよい。具体的には、ウエハ１枚単位で成膜す
る、いわゆる枚葉式の成膜装置を用いればよい。この場
合、まず、タングステン膜２４の成膜を行うチャンバー
内において、タングステン膜２４を成膜する前に、シリ
コンウエハを例えば500℃程度に加熱してｐ型ＭＩＳＦ
ＥＴ領域のアンチモン膜２１を昇華させる。シリコンウ
エハの加熱は、例えば、光を照射して行う、或いはシリ
コンウエハの載置台であるウエハチャックを加熱するこ
とで行えばよい。その後、同一チャンバー内でウエハを
大気に晒すことなくタングステン膜２４を成膜する。
【００３５】以上のような方法を適用することにより、
ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜２０が全く大気に
晒されることなく、タングステン膜２４を成膜すること
が可能となる。
ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜２０が全く大気に
晒されることなく、タングステン膜２４を成膜すること
が可能となる。
【００３６】（実施形態２）図７（ａ）〜図１０（ｈ）
は、本発明の第２の実施形態に係るＭＩＳＦＥＴ（ＭＩ
Ｓトランジスタ）の製造工程を示した断面図である。
は、本発明の第２の実施形態に係るＭＩＳＦＥＴ（ＭＩ
Ｓトランジスタ）の製造工程を示した断面図である。
【００３７】まず、図７（ａ）に示すように、シリコン
基板３０の表面領域に素子分離領域３１を形成し、続い
てゲート絶縁膜３２を成膜する。ゲート絶縁膜３２の成
膜方法等は第１の実施形態と同様であり、例えばハフニ
ウム酸化膜からなるゲート絶縁膜３２を全面に成膜す
る。さらに、第１の実施形態と同様に、ゲート絶縁膜３
２上にアンチモン膜（第１のゲート材料膜）３３を10ｎ
ｍ程度、望ましくはそれ以下の厚さで全面に成膜し、続
いて厚さ20ｎｍ程度のタングステン膜（第２のゲート材
料膜）３４を全面に成膜する。
基板３０の表面領域に素子分離領域３１を形成し、続い
てゲート絶縁膜３２を成膜する。ゲート絶縁膜３２の成
膜方法等は第１の実施形態と同様であり、例えばハフニ
ウム酸化膜からなるゲート絶縁膜３２を全面に成膜す
る。さらに、第１の実施形態と同様に、ゲート絶縁膜３
２上にアンチモン膜（第１のゲート材料膜）３３を10ｎ
ｍ程度、望ましくはそれ以下の厚さで全面に成膜し、続
いて厚さ20ｎｍ程度のタングステン膜（第２のゲート材
料膜）３４を全面に成膜する。
【００３８】次に、図７（ｂ）の工程に移行する。な
お、図７（ｂ）からは、図の向かって左側はｎ型ＭＩＳ
ＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とす
る（以後の図も同様）。本工程では、リソグラフィー技
術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジ
スト３５のパターンを形成する。
お、図７（ｂ）からは、図の向かって左側はｎ型ＭＩＳ
ＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とす
る（以後の図も同様）。本工程では、リソグラフィー技
術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジ
スト３５のパターンを形成する。
【００３９】次に、図８（ｃ）に示すように、過酸化水
素水によるウエットエッチングを行うことで、ｐ型ＭＩ
ＳＦＥＴ領域に形成されたタングステン膜３４のみを選
択的に除去する。ゲート絶縁膜３２はアンチモン膜３３
に覆われているため、過酸化水素水に晒されないです
む。
素水によるウエットエッチングを行うことで、ｐ型ＭＩ
ＳＦＥＴ領域に形成されたタングステン膜３４のみを選
択的に除去する。ゲート絶縁膜３２はアンチモン膜３３
に覆われているため、過酸化水素水に晒されないです
む。
【００４０】次に、図８（ｄ）に示すように、レジスト
３５を有機溶剤などで除去するが、この時もゲート絶縁
膜３２はアンチモン膜３３に覆われているため、有機溶
剤などに晒されないですむ。その後、第１の実施形態と
同様、例えば窒素雰囲気中において500℃程度の温度で
熱処理を行う。この熱処理により、ｐ型ＭＩＳＦＥＴ領
域の表面に露出していたアンチモン膜３３が昇華してな
くなり、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜３２が露
出する。一方、ｎ型ＭＩＳＦＥＴ領域のアンチモン膜３
３はタングステン膜３４に覆われているので昇華しな
い。
３５を有機溶剤などで除去するが、この時もゲート絶縁
膜３２はアンチモン膜３３に覆われているため、有機溶
剤などに晒されないですむ。その後、第１の実施形態と
同様、例えば窒素雰囲気中において500℃程度の温度で
熱処理を行う。この熱処理により、ｐ型ＭＩＳＦＥＴ領
域の表面に露出していたアンチモン膜３３が昇華してな
くなり、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜３２が露
出する。一方、ｎ型ＭＩＳＦＥＴ領域のアンチモン膜３
３はタングステン膜３４に覆われているので昇華しな
い。
【００４１】次に、図９（ｅ）に示すように、タングス
テン膜（第３のゲート材料膜）３６を、スパッタリング
法或いはＣＶＤ法など用いて、全面に厚さ50ｎｍ程度堆
積する。さらに、シリコン窒化膜３７をＣＶＤ技術など
用いて、全面に厚さ50ｎｍ程度堆積する。
テン膜（第３のゲート材料膜）３６を、スパッタリング
法或いはＣＶＤ法など用いて、全面に厚さ50ｎｍ程度堆
積する。さらに、シリコン窒化膜３７をＣＶＤ技術など
用いて、全面に厚さ50ｎｍ程度堆積する。
【００４２】次に、図９（ｆ）に示すように、リソグラ
フィー技術とＲＩＥ技術を用いて、シリコン窒化膜３
７、タングステン膜３６、タングステン膜３４及びアン
チモン膜３３のエッチングを行い、ｎ型及びｐ型ＭＩＳ
ＦＥＴ領域にゲート電極を形成する。ソース・ドレイン
が形成される領域のゲート絶縁膜３２もＲＩＥ技術を用
いて除去してもよい。ここでは除去した場合について図
示している。
フィー技術とＲＩＥ技術を用いて、シリコン窒化膜３
７、タングステン膜３６、タングステン膜３４及びアン
チモン膜３３のエッチングを行い、ｎ型及びｐ型ＭＩＳ
ＦＥＴ領域にゲート電極を形成する。ソース・ドレイン
が形成される領域のゲート絶縁膜３２もＲＩＥ技術を用
いて除去してもよい。ここでは除去した場合について図
示している。
【００４３】次に、図１０（ｇ）に示すように、上記の
ようにして形成されたゲート電極をマスクにして、イオ
ン注入技術によりエクステンション拡散層領域３８を形
成する。その後、シリコン窒化膜からなる幅が40ｎｍ程
度のゲート側壁３９を形成する。さらに、イオン注入技
術によりソース・ドレイン拡散層４０を形成した後、不
純物活性化の熱処理を行う。なお、図９（ｆ）の工程に
おいてソース・ドレイン領域のゲート絶縁膜３２を除去
しなかった場合は、ゲート側壁３９を形成するためのＲ
ＩＥ技術を用いたエッチバック処理において、ソース・
ドレイン領域のゲート絶縁膜３２もエッチングする。
ようにして形成されたゲート電極をマスクにして、イオ
ン注入技術によりエクステンション拡散層領域３８を形
成する。その後、シリコン窒化膜からなる幅が40ｎｍ程
度のゲート側壁３９を形成する。さらに、イオン注入技
術によりソース・ドレイン拡散層４０を形成した後、不
純物活性化の熱処理を行う。なお、図９（ｆ）の工程に
おいてソース・ドレイン領域のゲート絶縁膜３２を除去
しなかった場合は、ゲート側壁３９を形成するためのＲ
ＩＥ技術を用いたエッチバック処理において、ソース・
ドレイン領域のゲート絶縁膜３２もエッチングする。
【００４４】次に、図１０（ｈ）に示すように、サリサ
イドプロセス技術を用いて、ソース・ドレイン領域のみ
に厚さ40ｎｍ程度のシリサイド膜（例えばコバルトシリ
サイド膜）４１を形成する。
イドプロセス技術を用いて、ソース・ドレイン領域のみ
に厚さ40ｎｍ程度のシリサイド膜（例えばコバルトシリ
サイド膜）４１を形成する。
【００４５】以上のようにして、ｎ型ＭＩＳＦＥＴはア
ンチモン膜３３、タングステン膜３４及びタングステン
膜３６の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦ
ＥＴはタングステン膜３６の単層膜からゲート電極構造
のＣＭＩＳＦＥＴが作製される。
ンチモン膜３３、タングステン膜３４及びタングステン
膜３６の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦ
ＥＴはタングステン膜３６の単層膜からゲート電極構造
のＣＭＩＳＦＥＴが作製される。
【００４６】本実施形態においても、第１の実施形態と
同様、ｎ型及びｐ型ＭＩＳＦＥＴのゲート電極の仕事関
数の最適化、ゲート絶縁膜の信頼性の向上といった、素
子特性及びに信頼性に優れたＭＩＳＦＥＴを得ることが
可能となる。
同様、ｎ型及びｐ型ＭＩＳＦＥＴのゲート電極の仕事関
数の最適化、ゲート絶縁膜の信頼性の向上といった、素
子特性及びに信頼性に優れたＭＩＳＦＥＴを得ることが
可能となる。
【００４７】なお、以上説明した第１及び第２の実施形
態では、第１のゲート材料膜としてアンチモン（Ｓ
ｂ）、第２及び第３のゲート材料膜としてタングステン
（Ｗ）を用いたが、以下に述べるように、これらの材料
以外の導電性を有する材料を用いることも可能である。
態では、第１のゲート材料膜としてアンチモン（Ｓ
ｂ）、第２及び第３のゲート材料膜としてタングステン
（Ｗ）を用いたが、以下に述べるように、これらの材料
以外の導電性を有する材料を用いることも可能である。
【００４８】また、第１及び第２の実施形態では、ｎ型
ＭＩＳＦＥＴのゲート電極を第１、第２及び第３のゲー
ト材料膜で、ｐ型ＭＩＳＦＥＴのゲート電極を第３のゲ
ート材料膜で構成したが、第１、第２及び第３のゲート
材料膜の組み合わせを適当に選択することで、ｐ型ＭＩ
ＳＦＥＴのゲート電極を第１、第２及び第３のゲート材
料膜で、ｎ型ＭＩＳＦＥＴのゲート電極を第３のゲート
材料膜で構成することも可能である。
ＭＩＳＦＥＴのゲート電極を第１、第２及び第３のゲー
ト材料膜で、ｐ型ＭＩＳＦＥＴのゲート電極を第３のゲ
ート材料膜で構成したが、第１、第２及び第３のゲート
材料膜の組み合わせを適当に選択することで、ｐ型ＭＩ
ＳＦＥＴのゲート電極を第１、第２及び第３のゲート材
料膜で、ｎ型ＭＩＳＦＥＴのゲート電極を第３のゲート
材料膜で構成することも可能である。
【００４９】第１のゲート材料膜としては、ｎ型ＭＩＳ
ＦＥＴのゲート電極に適用する場合には、仕事関数が4.
6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳ
ＦＥＴのゲート電極に適用する場合には、仕事関数が4.
6ｅＶ以上、望ましくは4.9ｅＶ以上の材料を用いること
が望ましい。また、ゲート絶縁膜にダメージを与えない
程度の温度、例えば800℃以下程度の温度で昇華が可能
な材料であることが望ましい。
ＦＥＴのゲート電極に適用する場合には、仕事関数が4.
6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳ
ＦＥＴのゲート電極に適用する場合には、仕事関数が4.
6ｅＶ以上、望ましくは4.9ｅＶ以上の材料を用いること
が望ましい。また、ゲート絶縁膜にダメージを与えない
程度の温度、例えば800℃以下程度の温度で昇華が可能
な材料であることが望ましい。
【００５０】具体的には、上述したアンチモンの他、ビ
スマス（Ｂｉ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ス
ズ（Ｓｎ）及びテルル（Ｔｅ）などの金属を用いること
が可能である。アンチモン、ビスマス、インジウム、鉛
及びスズは主としてｎ型ＭＩＳＦＥＴのゲート電極に用
いることが可能であり、テルルは主としてｐ型ＭＩＳＦ
ＥＴのゲート電極に用いることが可能である。
スマス（Ｂｉ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ス
ズ（Ｓｎ）及びテルル（Ｔｅ）などの金属を用いること
が可能である。アンチモン、ビスマス、インジウム、鉛
及びスズは主としてｎ型ＭＩＳＦＥＴのゲート電極に用
いることが可能であり、テルルは主としてｐ型ＭＩＳＦ
ＥＴのゲート電極に用いることが可能である。
【００５１】ビスマス、インジウム、鉛、スズ及びテル
ルは、アンチモンよりも昇華しにくいが、蒸気圧を考慮
して熱処理時の雰囲気の圧力を適当な値に下げれば、昇
華するようになる。例えばビスマスでは、真空度を1×1
0-1Ｐａ以下程度にして500℃程度で熱処理すれば、昇華
させることが可能である。インジウムでは1×10-4Ｐａ
以下で600℃程度、鉛では1×10-2Ｐａ以下で600℃程度
で熱処理することで、昇華させることが可能である。
ルは、アンチモンよりも昇華しにくいが、蒸気圧を考慮
して熱処理時の雰囲気の圧力を適当な値に下げれば、昇
華するようになる。例えばビスマスでは、真空度を1×1
0-1Ｐａ以下程度にして500℃程度で熱処理すれば、昇華
させることが可能である。インジウムでは1×10-4Ｐａ
以下で600℃程度、鉛では1×10-2Ｐａ以下で600℃程度
で熱処理することで、昇華させることが可能である。
【００５２】また、アンチモン、ビスマス、インジウ
ム、鉛、スズ及びテルルのなかから選択された１又は２
以上の金属元素を含む金属化合物を、第１のゲート材料
膜として用いることも可能である。これらの２以上の金
属元素どうしの化合物でもよいし、これらの１以上の金
属元素とその他の金属元素との化合物でもよい。
ム、鉛、スズ及びテルルのなかから選択された１又は２
以上の金属元素を含む金属化合物を、第１のゲート材料
膜として用いることも可能である。これらの２以上の金
属元素どうしの化合物でもよいし、これらの１以上の金
属元素とその他の金属元素との化合物でもよい。
【００５３】具体的には、主としてｎ型ＭＩＳＦＥＴの
ゲート電極に適した化合物として、インジウム・スズ酸
化物があげられる。また、主としてｐ型ＭＩＳＦＥＴの
ゲート電極に適した化合物として、砒素化インジウム、
アンチモン化インジウム、テルル化ビスマス、砒素化イ
ンジウムとアンチモン化インジウムの化合物、テルル化
鉛、テルル化スズ、テルル化鉛とテルル化スズの化合
物、セレン化鉛とセレン化スズの化合物があげられる。
ゲート電極に適した化合物として、インジウム・スズ酸
化物があげられる。また、主としてｐ型ＭＩＳＦＥＴの
ゲート電極に適した化合物として、砒素化インジウム、
アンチモン化インジウム、テルル化ビスマス、砒素化イ
ンジウムとアンチモン化インジウムの化合物、テルル化
鉛、テルル化スズ、テルル化鉛とテルル化スズの化合
物、セレン化鉛とセレン化スズの化合物があげられる。
【００５４】上述した金属化合物のうち、アンチモン化
インジウムや砒素化インジウムは半導体であるが、バン
ドギャップがそれぞれ0.17ｅＶ、0.35ｅＶ程度であり、
シリコンのバンドギャップ（1.1ｅＶ）よりはるかに小
さい値である。このような小さなバンドギャップの材料
は、室温で多数の電子とホールが発生しているので、金
属に近い電気伝導性を示す。従って、このような化合物
を第１のゲート材料として用いることも可能である。
インジウムや砒素化インジウムは半導体であるが、バン
ドギャップがそれぞれ0.17ｅＶ、0.35ｅＶ程度であり、
シリコンのバンドギャップ（1.1ｅＶ）よりはるかに小
さい値である。このような小さなバンドギャップの材料
は、室温で多数の電子とホールが発生しているので、金
属に近い電気伝導性を示す。従って、このような化合物
を第１のゲート材料として用いることも可能である。
【００５５】また、バンドギャップを小さくすることも
可能である。例えば、テルル化鉛とテルル化スズのバン
ドギャップは、それぞれ0.22ｅＶと0.25ｅＶであるが、
テルル化鉛とテルル化スズを３：２程度のモル比で混ぜ
合わせることで、バンドギャップをゼロにすることも可
能である。これは、上述した他の半導体でも同様であ
る。
可能である。例えば、テルル化鉛とテルル化スズのバン
ドギャップは、それぞれ0.22ｅＶと0.25ｅＶであるが、
テルル化鉛とテルル化スズを３：２程度のモル比で混ぜ
合わせることで、バンドギャップをゼロにすることも可
能である。これは、上述した他の半導体でも同様であ
る。
【００５６】第２のゲート材料膜としては、所定の温度
及び圧力下において、第１のゲート材料膜よりも昇華温
度が高い材料を用いる。具体的には、第１のゲート材料
を昇華させる工程の温度及び圧力において昇華しない材
料であって、その工程の温度より融点が十分に高い材料
を用いることが望ましい。例えば、第１のゲート材料膜
としてアンチモンを用いた場合には、アンチモンを昇華
させる工程での熱処理温度が800℃以下程度であること
から、融点が1000℃程度以上であることが望ましい。具
体的には、第２のゲート材料膜として、タングステン
（Ｗ）或いはモリブデン（Ｍｏ）などの金属や、タング
ステン窒化物、モリブデン窒化物或いはチタン窒化物
（ＴｉＮ）などの金属窒化物を用いることが望ましい。
これらはアンチモンと反応しにくいので、望ましい材料
といえる。
及び圧力下において、第１のゲート材料膜よりも昇華温
度が高い材料を用いる。具体的には、第１のゲート材料
を昇華させる工程の温度及び圧力において昇華しない材
料であって、その工程の温度より融点が十分に高い材料
を用いることが望ましい。例えば、第１のゲート材料膜
としてアンチモンを用いた場合には、アンチモンを昇華
させる工程での熱処理温度が800℃以下程度であること
から、融点が1000℃程度以上であることが望ましい。具
体的には、第２のゲート材料膜として、タングステン
（Ｗ）或いはモリブデン（Ｍｏ）などの金属や、タング
ステン窒化物、モリブデン窒化物或いはチタン窒化物
（ＴｉＮ）などの金属窒化物を用いることが望ましい。
これらはアンチモンと反応しにくいので、望ましい材料
といえる。
【００５７】第３のゲート材料膜としては、ｎ型ＭＩＳ
ＦＥＴに適用する場合（ｎ型ＭＩＳＦＥＴのゲート絶縁
膜に接するゲート材料膜に適用する場合）には、仕事関
数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型
ＭＩＳＦＥＴのゲート電極に適用する場合（ｐ型ＭＩＳ
ＦＥＴのゲート絶縁膜に接するゲート材料膜に適用する
場合）には、仕事関数が4.6ｅＶ以上、望ましくは4.9ｅ
Ｖ以上の材料を用いることが望ましい。
ＦＥＴに適用する場合（ｎ型ＭＩＳＦＥＴのゲート絶縁
膜に接するゲート材料膜に適用する場合）には、仕事関
数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型
ＭＩＳＦＥＴのゲート電極に適用する場合（ｐ型ＭＩＳ
ＦＥＴのゲート絶縁膜に接するゲート材料膜に適用する
場合）には、仕事関数が4.6ｅＶ以上、望ましくは4.9ｅ
Ｖ以上の材料を用いることが望ましい。
【００５８】具体的には、第３のゲート材料膜として、
タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐ
ｔ）、イリジウム（Ｉｒ）或いはルテニウム（Ｒｕ）な
どの金属や、イリジウム酸化物或いはルテニウム酸化物
などの導電性金属酸化物を用いることが望ましい。タン
グステン、モリブデン及び白金は、シリコン酸化膜中に
拡散しにくいので、ゲート絶縁膜にシリコン酸化膜を用
いた場合には、特に望ましい材料であるといえる。
タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐ
ｔ）、イリジウム（Ｉｒ）或いはルテニウム（Ｒｕ）な
どの金属や、イリジウム酸化物或いはルテニウム酸化物
などの導電性金属酸化物を用いることが望ましい。タン
グステン、モリブデン及び白金は、シリコン酸化膜中に
拡散しにくいので、ゲート絶縁膜にシリコン酸化膜を用
いた場合には、特に望ましい材料であるといえる。
【００５９】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００６０】
【発明の効果】本発明によれば、従来のデュアルメタル
ゲートプロセスを用いた半導体装置の問題点が改善さ
れ、素子特性や信頼性に優れた半導体装置を得ることが
可能となる。
ゲートプロセスを用いた半導体装置の問題点が改善さ
れ、素子特性や信頼性に優れた半導体装置を得ることが
可能となる。
【図１】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図２】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図３】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図４】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図５】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図６】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図７】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図８】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図９】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した断面図。
スタの製造工程の一部を示した断面図。
【図１０】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの製造工程の一部を示した断面図。
ジスタの製造工程の一部を示した断面図。
１０、３０…シリコン基板
１１、３１…素子分離領域
１２…ゲート酸化膜
１３…ポリシリコン膜
１４…シリコン窒化膜
１５、３８…エクステンション拡散層領域
１６、３９…ゲート側壁
１７、４０…ソース・ドレイン拡散層
１８、４１…シリサイド膜
１９…層間膜
２０、３２…ゲート絶縁膜
２１、３３…アンチモン膜（第１のゲート材料膜）
２２、３４…タングステン膜（第２のゲート材料膜）
２３、３５…レジスト
２４、３６…タングステン膜（第３のゲート材料膜）
３７…シリコン窒化膜
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78
Ｆターム(参考） 4M104 AA01 BB04 BB18 BB20 BB36
CC01 CC05 DD02 DD03 DD04
DD26 DD34 DD37 DD43 DD65
DD75 DD84 DD91 EE03 EE09
EE16 EE17 FF13 GG08 GG09
GG10 GG14 HH20
5F048 AA07 AC03 BA01 BB04 BB09
BB10 BB11 BB12 BB13 BB19
BC06 BF06 BG14 DA27
5F140 AA00 AA06 AB03 BA01 BD07
BD09 BD11 BE03 BE07 BE08
BE09 BE10 BF01 BF05 BF06
BF07 BF17 BF20 BF21 BF25
BF27 BF30 BG03 BG04 BG08
BG14 BG27 BG28 BG30 BG36
BG37 BG38 BG39 BG40 BG52
BG53 BH14 BH21 BJ01 BJ08
BK02 BK05 BK13 BK34 CB04
CC03 CC12 CE07
Claims (12)
- 【請求項１】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳト
ランジスタを有する半導体装置であって、 ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタ
のゲート電極は、ゲート絶縁膜上に形成された第１のゲ
ート材料膜、第１のゲート材料膜上に形成された第２の
ゲート材料膜及び第２のゲート材料膜上に形成された第
３のゲート材料膜を含み、 ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタ
のゲート電極は、ゲート絶縁膜上に形成された第３のゲ
ート材料膜を含み、 前記第１のゲート材料膜は、アンチモン、ビスマス、イ
ンジウム、鉛、スズ又はテルルからなる金属膜、又はそ
れらの金属元素を含む金属化合物膜であることを特徴と
する半導体装置。 - 【請求項２】前記第２のゲート材料膜は、タングステン
膜、モリブデン膜、タングステン窒化膜、モリブデン窒
化膜又はチタン窒化膜であることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】前記第３のゲート材料膜は、タングステン
膜、モリブデン膜、白金膜、イリジウム膜、ルテニウム
膜、イリジウム酸化膜又はルテニウム酸化膜であること
を特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】前記第２のゲート材料膜と前記第３のゲー
ト材料膜の構成材料は同一であることを特徴とする請求
項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳト
ランジスタを有する半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１のゲート材料膜を形成する工
程と、 第１のゲート材料膜上に第２のゲート材料膜を形成する
工程と、 ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタ
が形成される第１の領域の第２のゲート材料膜を選択的
に除去して、第１の領域の第１のゲート材料膜を露出さ
せる工程と、 露出した第１の領域の第１のゲート材料膜を熱処理によ
り選択的に昇華させて、第１の領域のゲート絶縁膜を露
出させる工程と、 露出した第１の領域のゲート絶縁膜上と、ｎ型及びｐ型
ＭＩＳトランジスタの他方のトランジスタが形成される
第２の領域の第２のゲート材料膜上とに、第３のゲート
材料膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】前記第１のゲート材料膜は、アンチモン、
ビスマス、インジウム、鉛、スズ又はテルルからなる金
属膜、又はそれらの金属元素を含む金属化合物膜である
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】前記第２のゲート材料膜は、タングステン
膜、モリブデン膜、タングステン窒化膜、モリブデン窒
化膜又はチタン窒化膜であることを特徴とする請求項５
又は６に記載の半導体装置の製造方法。 - 【請求項８】前記第３のゲート材料膜は、タングステン
膜、モリブデン膜、白金膜、イリジウム膜、ルテニウム
膜、イリジウム酸化膜又はルテニウム酸化膜であること
を特徴とする請求項５乃至７のいずれかに記載の半導体
装置の製造方法。 - 【請求項９】前記第２のゲート材料膜と前記第３のゲー
ト材料膜の構成材料は同一であることを特徴とする請求
項５乃至８のいずれかに記載の半導体装置の製造方法。 - 【請求項１０】前記第１、第２及び第３のゲート材料膜
を加工して、ｎ型及びｐ型ＭＩＳトランジスタのゲート
電極を形成する工程をさらに備えたことを特徴とする請
求項５乃至９のいずれかに記載の半導体装置の製造方
法。 - 【請求項１１】前記第１のゲート材料膜を昇華させる工
程から前記第３のゲート材料膜を形成する工程までを大
気に晒さずに行うことを特徴とする請求項５乃至１０の
いずれかに記載の半導体装置の製造方法。 - 【請求項１２】前記第１のゲート材料膜を昇華させる工
程において、熱処理温度を８００℃以下とし、且つ熱処
理雰囲気を１×１０5 Ｐａ以下とすることを特徴とする
請求項５乃至１１のいずれかに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001226232A JP4044306B2 (ja) | 2001-07-26 | 2001-07-26 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045995A true JP2003045995A (ja) | 2003-02-14 |
| JP4044306B2 JP4044306B2 (ja) | 2008-02-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4044306B2 (ja) |
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| Publication number | Publication date |
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| JP4044306B2 (ja) | 2008-02-06 |
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