KR100532398B1 - 금속막으로구성된게이트전극을갖는모스트랜지스터 - Google Patents
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Abstract
본 발명은 금속막으로 구성된 게이트 전극을 갖는 모스 트랜지스터에 관한 것으로, 미드갭 일함수를 갖고 내산화성이 있으며 후속열처리 공정시 열적으로 안정된 특성을 보이는 장벽금속막 패턴 및 금속막 패턴이 차례로 적층된 게이트 전극을 구비한다.
Description
본 발명은 반도체 집적회로에 관한 것으로, 특히 금속막으로 구성된 게이트 전극을 갖는 모스 트랜지스터에 관한 것이다.
반도체 집적회로는 수 많은 모스 트랜지스터 및/또는 수 많은 바이폴라 트랜지스터로 구성된다. 모스 트랜지스터는 바이폴라 트랜지스터에 비하여 전력소모가 작고 집적도를 증가시킬 수 있는 장점을 갖고 있는 반면에 동작속도가 느린 단점을 갖는다. 따라서, 고집적 반도체 집적회로에는 모스 트랜지스터가 널리 사용되고 있다. 그러나, 모스 트랜지스터의 크기가 점점 작아지면서 게이트 전극의 저항은 점점 증가하여 모스 트랜지스터의 동작속도를 개선시키는 데 방해가 되는 요인으로 작용한다. 이는, 게이트 전극의 폭 및 두께가 작아져서 게이트 전극의 단면적이 감소하기 때문이다. 이에 따라, 고집적 반도체 집적회로에 적합한 고성능 모스 트랜지스터를 구현하기 위하여 게이트 전극의 저항을 감소시킬 수 있는 방안에 대한 연구가 활발해지고 있다.
지금까지, 모스 트랜지스터의 게이트 전극으로 널리 사용되어온 물질막으로는 폴리사이드막, 예를 들면 텅스텐 폴리사이드막 또는 타이타늄 폴리사이드막을 들 수 있다. 그러나, 텅스텐 폴리사이드막은 폴리실리콘막 및 텅스텐 실리사이드막으로 구성되므로 게이트 전극의 저항을 감소시키는 데 한계가 있고, 타이타늄 폴리사이드막은 열적으로 불안정한 특성을 보인다. 이에 따라, 열적으로 안정된 특성을 보임은 물론, 비저항이 낮은 텅스텐막과 같은 금속막으로 게이트 전극을 형성하는 방법이 제안된 바 있다. 그러나, 텅스텐막을 게이트 전극으로 사용하는 경우 텅스텐막은 실리콘산화막으로 형성된 게이트 절연막 또는 소자분리막과 접착성이 불량한 문제점이 있다. 따라서, 게이트 절연막이 형성된 반도체기판 상에 글루층(glue layer) 역할을 하면서 도전성을 갖는 물질막, 예컨대 타이타늄 질화막이나 텅스텐 질화막과 같은 장벽금속막을 형성한 다음 텅스텐막을 형성하여야 한다. 이때, 상기 장벽금속막은 텅스텐막을 식각할 때 식각선택비가 높은 물질막으로 형성하여야 한다. 이는, 텅스텐막과 장벽금속막의 식각률 차이가 작은 경우 텅스텐막을 식각하여 패터닝할 때 장벽금속막 또한 식각되어 게이트 절연막이 노출되고, 게이트 절연막은 텅스텐막 및 장벽금속막에 비하여 매우 얇은 두께를 가지므로 반도체기판이 국부적으로 노출되는 현상이 발생한다. 이때, 텅스텐막을 식각하는 가스로 불소를 함유하는 가스, 예컨대 SF6 가 널리 사용되므로 반도체기판, 즉 실리콘기판이 불소와 반응하여 식각되는 현상이 발생한다. 따라서, 장벽금속막은 텅스텐막을 식각하는 공정레서피에 대하여 식각 선택비가 높은 물질막으로 형성하여야 한다.
타이타늄 질화막은 텅스텐막에 대하여 높은 식각 선택비를 보이는 반면에 게이트 전극을 형성한 후에 고온, 예컨대 800℃ 이상의 높은 온도에서 실시되는 열처리 공정시 쉽게 산화되는 문제점이 있다. 또한, 텅스텐 질화막은 텅스텐막에 대하여 식각 선택비가 낮은 문제점이 있다. 따라서, 타이타늄 질화막이나 텅스텐 질화막은 게이트 전극을 구성하는 장벽금속막으로 적합하지 않다.
본 발명의 목적은 열적으로 안정되고 비저항이 낮은 게이트 전극을 갖는 모스 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 열적으로 안정되고 비저항이 낮은 게이트 전극을 갖는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막의 소정영역 상에 차례로 적층되어 게이트 전극을 구성하는 장벽금속막 패턴 및 금속막 패턴을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 모스 트랜지스터의 단면도를 도시한 도면이다.
도 1을 참조하면, 실리콘 웨이퍼와 같은 반도체기판(1) 상에 게이트 절연막(3)이 위치하고, 상기 게이트 절연막(3)의 소정영역 상에 금속막 패턴(9a)을 포함하는 게이트 전극(10)이 위치한다. 여기서, 상기 게이트 절연막(3)은 실리콘산화막으로 형성하고, 상기 게이트 전극(10)은 게이트 절연막(3)의 소정영역 상에 차례로 적층된 장벽금속막 패턴(7a) 및 금속막 패턴(9a)으로 구성된다. 상기 장벽금속막 패턴(7a) 및 상기 게이트 절연막(3) 사이에는 폴리실리콘막 패턴(5a)을 더 구비할 수도 있다. 금속막 패턴(9a)은 비저항이 낮고 고온, 예컨대 800℃ 이상의 온도에서 열적으로 안정된 특성을 보이는 물질막, 예컨대 텅스텐막인 것이 바람직하다. 또한, 장벽금속막 패턴(7a)은 글루층(glue layer) 역할을 하면서 도전성을 갖고 상기 금속막 패턴에 대하여 높은 식각선택비를 보임은 물론 고온, 예컨대 800℃ 이상의 온도에서 열처리를 실시하는 후속공정시 산화되지 않는 물질막, 예컨대 IrO2막, IrO3막, RhO2막, Rh2O3막 또는 PdO막으로 형성하거나 TiAlN막, TiSiN막, TaAlN막 또는 TaSiN막으로 형성하는 것이 바람직하다. 이와 같이 금속막 패턴(9a) 및 게이트 절연막(3) 사이에 상기한 장벽금속막 패턴(7a)을 개재시키면, 텅스텐막으로 형성된 금속막 패턴(9a)이 게이트 절연막(3) 표면으로부터 떨어지는 리프팅 현상을 방지할 수 있을 뿐만 아니라 상기 게이트 전극(10)의 저항을 종래 기술의 게이트 전극에 비하여 감소시킬 수 있다. 또한, 금속막 패턴(9a) 및 게이트 절연막(3) 사이에 상기 장벽금속막 패턴(5a)을 개재시킴으로써, 수십 Å 내지 100Å의 두께로 얇게 형성되는 게이트 절연막(3)을 통하여 상기 금속막 패턴(9a) 및 상기 반도체기판(1)이 서로 반응하는 현상을 억제시킬 수 있다. 한편, 상기 장벽금속막 패턴(7a) 및 상기 금속막 패턴(9a)에 대하여 예로 들은 물질막들은 모두 미드갭 일함수(mid-gap work function)를 갖는 물질막이다. 따라서, P채널 모스 트랜지스터 및 N채널 모스 트랜지스터 모두 표면형 채널을 갖도록 형성하는 것이 가능하다. 이에 따라, N채널 모스 트랜지스터는 물론, 특히 P채널 모스 트랜지스터의 짧은 채널 특성을 현저히 개선시킬 수 있다.
도 2 내지 도 4는 본 발명에 따른 모스 트랜지스터를 제조하는 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다. 여기서, 도 1의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타낸다.
도 2를 참조하면, 실리콘 웨이퍼와 같은 반도체기판(1)의 소정영역에 소자분리막(도시하지 않음)을 형성함으로써 모스 트랜지스터가 형성되는 활성영역을 한정한다. 상기 활성영역 표면에 게이트 절연막(3), 예컨대 수십 Å 내지 100Å 정도의 얇은 열산화막을 형성한다. 상기 게이트 절연막(3)이 형성된 반도체기판 전면에 폴리실리콘막(5), 장벽금속막(7) 및 금속막(9)을 차례로 형성한다. 여기서, 상기 폴리실리콘막(5)을 형성하는 공정은 생략할 수도 있다. 상기 장벽금속막(7)은 도 1에서 설명한 바와 같이 글루층(glue layer) 역할을 하면서 도전성을 갖고 상기 금속막(9)에 대하여 높은 식각선택비를 보임은 물론 고온, 예컨대 800℃ 이상의 온도에서 열처리를 실시하는 후속공정시 산화되지 않는 물질막, 예컨대 IrO2막, IrO3막, RhO2막, Rh2O3막 또는 PdO막으로 형성하거나 TiAlN막, TiSiN막, TaAlN막 또는 TaSiN막으로 형성하는 것이 바람직하다. 또한, 상기 금속막(9)은 비저항이 낮고 고온, 예컨대 800℃ 이상의 온도에서 열적으로 안정된 특성을 보이는 물질막, 예컨대 텅스텐막으로 형성하는 것이 바람직하다. 따라서, 상기 폴리실리콘막(5)을 형성하지 않을지라도 상기 게이트 절연막(3)이 형성된 반도체기판 상에 글루층 역할을 하는 장벽금속막(7) 및 금속막(9)이 순차적으로 형성되므로 상기 금속막(9), 즉 텅스텐막이 게이트 절연막(3) 및 소자분리막으로부터 리프팅되는 현상을 방지할 수 있다.
도 3을 참조하면, 상기 금속막(9)의 소정영역 상에 마스크 물질층(도시하지 않음)을 형성한다. 상기 마스크 물질층은 CVD 산화막 등으로 형성하는 것이 바람직하다. 상기 마스크 물질층을 식각 마스크로 사용하여 상기 금속막(9)을 식각함으로써, 상기 반도체기판(1)의 소정영역 상부에 금속막 패턴(9a)을 형성한다. 이때, 상기 금속막(9)을 식각하기 위한 식각 가스로는 불소 화합물 가스, 예컨대 SF6 가스를 사용하는 것이 바람직하다. 그러나, 상기 SF6 가스 대신에 염소 화합물 가스를 사용할 수도 있다. 이와 같이 텅스텐과 같은 금속막(9)을 SF6 가스를 사용하여 식각하면, 상기 장벽금속막(7)은 높은 식각 선택비를 보이므로 식각저지막 역할을 한다. 이에 따라, 폴리실리콘막(5) 또는 게이트 절연막(3)이 노출되는 현상을 방지할 수 있다. 특히, 장벽금속막(7)으로 사용가능한 상기 여러 가지의 물질막들중에 백금족 금속의 산화막인 IrO2막, IrO3막, RhO2막 또는 Rh2O3막은 1100℃ 이상에서 분해되므로 후속 열처리 공정시 안정된 특성을 보인다. 또한, PdO막은 850℃의 용융점을 보이므로 이 역시 후속 열처리 공정시 안정된 특성을 보인다.
한편, 불소 화합물 가스인 SF6 가스를 사용하여 금속막(9), 즉 텅스텐막을 식각할 때 장벽금속막(7)으로 사용되는 백금족 금속의 산화막이 높은 식각선택비를 보이는 이유에 대하여 설명하기로 한다.
장벽금속막(7)이 IrO2막 또는 IrO3막인 경우에 IrF6가 생성된다. 그러나, 상기 IrF6의 용융점 및 기화점은 각각 44℃ 및 53℃이고 텅스텐막이 식각될 때 생성되는 WF6의 용융점 및 기화점은 각각 2.5℃ 및 17.5℃이므로 텅스텐막에 대한 IrO2막 또는 IrO3막의 식각 선택비가 높다. 또한, 장벽금속막(7)이 RhO2막 또는 Rh2O3막인 경우에 RhF3가 생성된다. 그러나, RhF3는 600℃ 이상의 온도에서 기화되므로 통상의 플라즈마 식각 공정으로 텅스텐막을 식각할 때 RhO2막 또는 Rh2O3막의 식각 선택비를 높일 수 있다.
도 4를 참조하면, 상기 노출된 장벽금속막(7)을 식각함으로써, 상기 금속막 패턴(9a) 아래에 장벽금속막 패턴(7a)을 형성하고, 계속해서 상기 폴리실리콘막(5)을 식각하여 장벽금속막 패턴(7a) 아래에 폴리실리콘막 패턴(5a)을 형성한다. 상기 폴리실리콘막 패턴(5a), 장벽금속막 패턴(7a) 및 금속막 패턴(9a)은 게이트 전극(10)을 구성한다. 상기 도 2에서 폴리실리콘막(5)을 형성하지 않는 경우에는 장벽금속막 패턴(7a) 및 금속막 패턴(9a)이 게이트 전극(10)을 구성한다. 이어서, 상기 게이트 전극(10) 양 옆의 반도체기판(1) 표면에 통상의 방법으로 엘디디 영역(11)을 형성하고, 상기 게이트 전극(10) 측벽에 스페이서(S)를 형성한다. 그리고, 상기 스페이서(S) 및 상기 게이트 전극(10)을 이온주입 마스크로 사용하여 상기 게이트 전극(10) 양 옆의 반도체기판(1)에 불순물을 주입함으로써, 상기 엘디디 영역(11)보다 높은 농도를 갖는 고농도 불순물 영역(13)을 형성한다. 상기 엘디디 영역(11) 및 상기 고농도 불순물 영역(13)은 소오스/드레인 영역(15)을 구성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 게이트 전극을 금속막 패턴 및 장벽금속막 패턴이 적층된 구조로 형성함으로써 폴리사이드막으로 형성되는 종래의 게이트 전극에 비하여 게이트 전극의 저항을 현저히 감소시킬 수 있다. 또한, 게이트 절연막 상에 장벽금속막 패턴 및 금속막 패턴을 순차적으로 적층시키는 경우에 N채널 모스 트랜지스터 뿐만 아니라 P채널 모스 트랜지스터 모두 표면채널형 특성을 보인다. 이에 따라, 고집적 반도체소자에 적합한 짧은 채널을 갖는 씨모스 회로(CMOS circuit)의 특성을 개선시킬 수 있다.
도 1은 본 발명에 따른 모스 트랜지스터의 단면도이다.
도 2 내지 도 4는 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
Claims (5)
- 반도체기판 상에 형성된 게이트 절연막; 및상기 게이트 절연막의 소정영역 상에 차례로 적층되어 게이트 전극을 구성하는 장벽금속막 패턴 및 금속막 패턴을 포함하며,상기 장벽금속막 패턴은 IrO2막, IrO3막, RhO2막, Rh2O3막 또는 PdO막인 것을 특징으로 하는 모스 트랜지스터.
- 제1항에 있어서, 상기 장벽금속막 패턴 및 상기 게이트 절연막 사이에 폴리실리콘막 패턴을 더 구비하여 상기 게이트 전극이 상기 폴리실리콘막 패턴, 상기 장벽금속막 패턴 및 상기 금속막 패턴으로 구성되는 것을 특징으로 하는 모스 트랜지스터.
- 반도체기판 상에 형성된 게이트 절연막; 및상기 게이트 절연막의 소정영역 상에 차례로 적층되어 게이트 전극을 구성하는 장벽금속막 패턴 및 금속막 패턴을 포함하며,상기 장벽금속막 패턴은 TiAlN막, TiSiN막, TaAlN막 또는 TaSiN막인 것을 특징으로 하는 모스 트랜지스터.
- 제1항에 있어서, 상기 금속막 패턴은 텅스텐막인 것을 특징으로 하는 모스 4 트랜지스터.
- 제3항에 있어서, 상기 장벽금속막 패턴 및 상기 게이트 절연막 사이에 폴리실리콘막 패턴을 더 구비하여 상기 게이트 전극이 상기 폴리실리콘막 패턴, 상기 장벽금속막 패턴 및 상기 금속막 패턴으로 구성되는 것을 특징으로 하는 모스 트랜지스터.
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| KR1019980058036A KR100532398B1 (ko) | 1998-12-24 | 1998-12-24 | 금속막으로구성된게이트전극을갖는모스트랜지스터 |
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Patent Citations (2)
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|---|---|---|---|---|
| KR19980041712A (ko) * | 1996-11-18 | 1998-08-17 | 기다오까다까시 | 박막트랜지스터 및 그 제조방법 |
| JPH10341002A (ja) * | 1997-06-06 | 1998-12-22 | Oki Electric Ind Co Ltd | 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 |
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