JPH0536982A - Ｍｏｓｆｅｔの構造と製造方法 - Google Patents
Ｍｏｓｆｅｔの構造と製造方法Info
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- JPH0536982A JPH0536982A JP18885591A JP18885591A JPH0536982A JP H0536982 A JPH0536982 A JP H0536982A JP 18885591 A JP18885591 A JP 18885591A JP 18885591 A JP18885591 A JP 18885591A JP H0536982 A JPH0536982 A JP H0536982A
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- platinum
- gate electrode
- layer
- silicide
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Abstract
(57)【要約】
【目的】 高速化、高周波化を要求されるＭＯＳＦＥＴ
においては、より抵抗の小さいゲート電極の構造が必要
であり、又、高融点金属シリサイドによるゲート電極は
その加工が難しく、製造のばらつきが多いという問題が
あり、加工精度の改善、向上が必要である。 【構成】 ＭＯＳＦＥＴのゲート電極構造を、ゲート絶
縁膜（３）上に設けられた多結晶シリコン層（５）と、
その上面及び側面に形成された白金シリサイド層（６）
とから構成する。このゲート電極の製造方法は、多結晶
シリコン層（５）をマスクとしてソースドレイン拡散層
（２）を形成し、その後半導体基板（１）全面に白金を
被着して、熱処理により白金をシリサイド化し、白金シ
リサイド層（６）を形成し、その後シリサイド化してい
ない白金を除去することにより、ＭＯＳＦＥＴのゲート
電極を形成する。
においては、より抵抗の小さいゲート電極の構造が必要
であり、又、高融点金属シリサイドによるゲート電極は
その加工が難しく、製造のばらつきが多いという問題が
あり、加工精度の改善、向上が必要である。 【構成】 ＭＯＳＦＥＴのゲート電極構造を、ゲート絶
縁膜（３）上に設けられた多結晶シリコン層（５）と、
その上面及び側面に形成された白金シリサイド層（６）
とから構成する。このゲート電極の製造方法は、多結晶
シリコン層（５）をマスクとしてソースドレイン拡散層
（２）を形成し、その後半導体基板（１）全面に白金を
被着して、熱処理により白金をシリサイド化し、白金シ
リサイド層（６）を形成し、その後シリサイド化してい
ない白金を除去することにより、ＭＯＳＦＥＴのゲート
電極を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳＦＥＴのゲー
ト電極の構造とその製造方法に係り、特に、ＶＨＦ、Ｕ
ＨＦ帯の高周波、高速用ＭＯＳＦＥＴのゲート電極に関
する。
ト電極の構造とその製造方法に係り、特に、ＶＨＦ、Ｕ
ＨＦ帯の高周波、高速用ＭＯＳＦＥＴのゲート電極に関
する。
【０００２】
【従来の技術】従来、高周波、高速用ＭＯＳＦＥＴのゲ
ート電極構造としては、その電極材料に耐熱性、耐反応
性において優れ、低抵抗性を有する高融点金属シリサイ
ド（ＭｏＳｉ2，ＷＳｉ2等）が多く用いられている。こ
れら高融点金属シリサイドによるＭＯＳＦＥＴのゲート
電極構造は、例えば、特開昭６２−４７１６０号公報、
特開昭６３−４６８３号公報、特開昭６１−１３４０７
２号公報、特開昭６１−１８３９６８号公報、特開昭５
８−１１１３７２号公報、特開昭５７−１９２０７８号
公報等に詳細に開示されている。
ート電極構造としては、その電極材料に耐熱性、耐反応
性において優れ、低抵抗性を有する高融点金属シリサイ
ド（ＭｏＳｉ2，ＷＳｉ2等）が多く用いられている。こ
れら高融点金属シリサイドによるＭＯＳＦＥＴのゲート
電極構造は、例えば、特開昭６２−４７１６０号公報、
特開昭６３−４６８３号公報、特開昭６１−１３４０７
２号公報、特開昭６１−１８３９６８号公報、特開昭５
８−１１１３７２号公報、特開昭５７−１９２０７８号
公報等に詳細に開示されている。
【０００３】図３は、従来のＭＯＳＦＥＴの高融点金属
シリサイドゲート電極の製造工程の断面図である。
（Ａ）はゲート電極形成後の断面図であり、符号１は半
導体基板であり、符号３はゲート絶縁膜であり、符号１
１は高融点金属シリサイドゲート電極である。ここで、
高融点金属シリサイドゲート電極１１は、例えば、ポリ
シリコンを１５００オングストローム程度全面に被着し
た後、ＭｏＳｉを３０００〜１００００オングストロー
ム程度被着して、ホトリソによりエッチングで不要部分
を除去して電極パターンを形成し、そして、熱処理によ
りモリブデンのシリサイド層を形成している。
シリサイドゲート電極の製造工程の断面図である。
（Ａ）はゲート電極形成後の断面図であり、符号１は半
導体基板であり、符号３はゲート絶縁膜であり、符号１
１は高融点金属シリサイドゲート電極である。ここで、
高融点金属シリサイドゲート電極１１は、例えば、ポリ
シリコンを１５００オングストローム程度全面に被着し
た後、ＭｏＳｉを３０００〜１００００オングストロー
ム程度被着して、ホトリソによりエッチングで不要部分
を除去して電極パターンを形成し、そして、熱処理によ
りモリブデンのシリサイド層を形成している。
【０００４】（Ｂ）はイオン注入により、ソースドレイ
ン拡散層２形成後の断面図である。ソースドレイン拡散
層２の形成は、高融点金属シリサイドゲート電極１１を
マスクとしてイオン注入によりセルフアラインで行う。
（Ｃ）は絶縁膜被着後の断面図である。絶縁膜はＣＶＤ
等で形成された酸化膜等である。そして９００℃以上の
温度でベーキングを行いイオン注入された不純物層の活
性化を行う。ここで９００℃以上の熱処理を行うため、
ゲート電極材料としては耐熱性が高いことが必要であ
る。そしてソースドレイン拡散層及びゲート電極から、
図示しない引出し線を設けることによってＭＯＳＦＥＴ
は完成する。
ン拡散層２形成後の断面図である。ソースドレイン拡散
層２の形成は、高融点金属シリサイドゲート電極１１を
マスクとしてイオン注入によりセルフアラインで行う。
（Ｃ）は絶縁膜被着後の断面図である。絶縁膜はＣＶＤ
等で形成された酸化膜等である。そして９００℃以上の
温度でベーキングを行いイオン注入された不純物層の活
性化を行う。ここで９００℃以上の熱処理を行うため、
ゲート電極材料としては耐熱性が高いことが必要であ
る。そしてソースドレイン拡散層及びゲート電極から、
図示しない引出し線を設けることによってＭＯＳＦＥＴ
は完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
高融点金属シリサイドによるゲート電極では、高速化、
高周波化が要求されるＭＯＳＦＥＴにおいては、その特
性、品質面で十分ではなかった。益々、高周波化高速化
が要求されるＭＯＳＦＥＴにおいては、そのゲート電極
はより微細化が求められ、且つゲート電極の抵抗はより
小さいことが望ましい。又、高融点金属シリサイドのゲ
ート電極は、そのゲート電極形成時に、金属シリコンと
ポリシリコンの二層膜をドライエッチングするため、そ
れぞれのエッチングガスが異なり、エッチングレートが
違うために、アンダーカットが出やすい等の製造上の問
題があり、その加工精度はよくなかった。
高融点金属シリサイドによるゲート電極では、高速化、
高周波化が要求されるＭＯＳＦＥＴにおいては、その特
性、品質面で十分ではなかった。益々、高周波化高速化
が要求されるＭＯＳＦＥＴにおいては、そのゲート電極
はより微細化が求められ、且つゲート電極の抵抗はより
小さいことが望ましい。又、高融点金属シリサイドのゲ
ート電極は、そのゲート電極形成時に、金属シリコンと
ポリシリコンの二層膜をドライエッチングするため、そ
れぞれのエッチングガスが異なり、エッチングレートが
違うために、アンダーカットが出やすい等の製造上の問
題があり、その加工精度はよくなかった。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、ＭＯＳＦＥＴのゲート電極構造
を、半導体基板上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に設けられた多結晶シリコン層と、該多結晶
シリコン層の上面及び側面に形成された白金シリサイド
層とから構成している。そして、その製造方法は、多結
晶シリコン層をマスクとして、ソースドレイン拡散層を
形成する工程と、半導体基板全面に白金を被着する工程
と、熱処理により該多結晶シリコン層の上面及び側面の
白金をシリサイド化し、白金シリサイド層を形成する工
程と、シリサイド化していない前記白金を除去する工程
とから構成している。
め、本発明においては、ＭＯＳＦＥＴのゲート電極構造
を、半導体基板上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に設けられた多結晶シリコン層と、該多結晶
シリコン層の上面及び側面に形成された白金シリサイド
層とから構成している。そして、その製造方法は、多結
晶シリコン層をマスクとして、ソースドレイン拡散層を
形成する工程と、半導体基板全面に白金を被着する工程
と、熱処理により該多結晶シリコン層の上面及び側面の
白金をシリサイド化し、白金シリサイド層を形成する工
程と、シリサイド化していない前記白金を除去する工程
とから構成している。
【０００７】
【作用】多結晶シリコン層の上面及び側面に被着された
白金シリサイド層は、そのシート抵抗が、モリブデン、
タングステンのシリサイドと比較して大幅に低いため、
ゲート電極の抵抗を引き下げ、ＭＯＳＦＥＴの高周波特
性を向上させる。そして、多結晶シリコン層をマスクと
してソースドレイン拡散層を形成するので、多結晶シリ
コンの加工技術は十分に成熟して安定しているため、高
融点金属シリサイドのゲート電極と比べて、微細加工が
容易となり、製造上の精度が高く、安定度が高い。従っ
てゲート長の短い高周波のＭＯＳＦＥＴにあっては、微
細加工が容易なため、ゲート長のばらつきが少なく品質
の均一なＭＯＳＦＥＴの製造が可能となる。
白金シリサイド層は、そのシート抵抗が、モリブデン、
タングステンのシリサイドと比較して大幅に低いため、
ゲート電極の抵抗を引き下げ、ＭＯＳＦＥＴの高周波特
性を向上させる。そして、多結晶シリコン層をマスクと
してソースドレイン拡散層を形成するので、多結晶シリ
コンの加工技術は十分に成熟して安定しているため、高
融点金属シリサイドのゲート電極と比べて、微細加工が
容易となり、製造上の精度が高く、安定度が高い。従っ
てゲート長の短い高周波のＭＯＳＦＥＴにあっては、微
細加工が容易なため、ゲート長のばらつきが少なく品質
の均一なＭＯＳＦＥＴの製造が可能となる。
【０００８】
【実施例】図１は本発明の一実施例のＭＯＳＦＥＴのゲ
ート電極の断面図である。符号１は半導体基板であり、
符号３はゲート絶縁膜であり、符号２はソースドレイン
拡散層である。符号５は多結晶シリコン層であり、符号
６は白金シリサイド層であり、ＭＯＳＦＥＴのゲート電
極を構成する。符号７は絶縁膜であり、図示しない配線
がソースドレイン拡散層及びゲート電極より引き出さ
れ、ＭＯＳＦＥＴを構成する。
ート電極の断面図である。符号１は半導体基板であり、
符号３はゲート絶縁膜であり、符号２はソースドレイン
拡散層である。符号５は多結晶シリコン層であり、符号
６は白金シリサイド層であり、ＭＯＳＦＥＴのゲート電
極を構成する。符号７は絶縁膜であり、図示しない配線
がソースドレイン拡散層及びゲート電極より引き出さ
れ、ＭＯＳＦＥＴを構成する。
【０００９】図１から明かなように、このＭＯＳＦＥＴ
の電極構造は、多結晶シリコン層５の上面及び側面に白
金シリサイド層が形成されていて、この電極構造の抵抗
値を引き下げる役割を果たしている。白金シリサイド
は、そのシート抵抗がモリブデンシリサイド或いはタン
グステンシリサイド等と比較して、例えば、モリブデン
シリサイドのシート抵抗は４〜７Ω程度であるのに対し
て、白金シリサイドでは１〜２Ω程度であり、１／２〜
１／３程度であるので大幅にゲート電極の抵抗を下げる
ことができる。結果として、ＭＯＳＦＥＴのしゃ断周波
数（ｆｃ）は、例えば、モリブデンシリサイドを用いた
ものが７００ＭHzであるのならば、この電極構造では、
ＭＯＳＦＥＴのしゃ断周波数（ｆｃ）は８００〜１００
０ＭHzに向上する。
の電極構造は、多結晶シリコン層５の上面及び側面に白
金シリサイド層が形成されていて、この電極構造の抵抗
値を引き下げる役割を果たしている。白金シリサイド
は、そのシート抵抗がモリブデンシリサイド或いはタン
グステンシリサイド等と比較して、例えば、モリブデン
シリサイドのシート抵抗は４〜７Ω程度であるのに対し
て、白金シリサイドでは１〜２Ω程度であり、１／２〜
１／３程度であるので大幅にゲート電極の抵抗を下げる
ことができる。結果として、ＭＯＳＦＥＴのしゃ断周波
数（ｆｃ）は、例えば、モリブデンシリサイドを用いた
ものが７００ＭHzであるのならば、この電極構造では、
ＭＯＳＦＥＴのしゃ断周波数（ｆｃ）は８００〜１００
０ＭHzに向上する。
【００１０】図２は本発明の一実施例のＭＯＳＦＥＴの
ゲート電極の製造工程の断面図である。（Ａ）はイオン
注入により、ソースドレイン拡散層形成後の断面図であ
る。この工程においては、多結晶シリコン層５をマスク
として不純物がイオン注入され、ソースドレイン拡散層
２が形成される。したがって、この工程は従来からの十
分に成熟したシリコンゲート型ＭＯＳＦＥＴの基本的な
製造方法と同じである。そして、９００℃程度の温度で
３０分程度ベーキングを行うことによって、イオン注入
された不純物を活性化する。
ゲート電極の製造工程の断面図である。（Ａ）はイオン
注入により、ソースドレイン拡散層形成後の断面図であ
る。この工程においては、多結晶シリコン層５をマスク
として不純物がイオン注入され、ソースドレイン拡散層
２が形成される。したがって、この工程は従来からの十
分に成熟したシリコンゲート型ＭＯＳＦＥＴの基本的な
製造方法と同じである。そして、９００℃程度の温度で
３０分程度ベーキングを行うことによって、イオン注入
された不純物を活性化する。
【００１１】（Ｂ）は白金被着後の断面図である。ソー
スドレイン拡散層２を形成後、白金膜８を半導体基板全
面に被着する。これは例えば、電子ビーム蒸着により１
０００〜２０００オングストロームの厚さに白金膜８を
デポジションする。そして次に、４５０℃程度の温度で
窒素ガス雰囲気中で６０分〜９０分熱処理することによ
って、シリサイド反応を進め白金シリサイド層６を多結
晶シリコン層の上面及び側面に形成する。従って白金シ
リサイド層６は、多結晶シリコン層５によってセルフア
ラインでシリサイド化される。
スドレイン拡散層２を形成後、白金膜８を半導体基板全
面に被着する。これは例えば、電子ビーム蒸着により１
０００〜２０００オングストロームの厚さに白金膜８を
デポジションする。そして次に、４５０℃程度の温度で
窒素ガス雰囲気中で６０分〜９０分熱処理することによ
って、シリサイド反応を進め白金シリサイド層６を多結
晶シリコン層の上面及び側面に形成する。従って白金シ
リサイド層６は、多結晶シリコン層５によってセルフア
ラインでシリサイド化される。
【００１２】（Ｃ）は未反応白金を除去した後の断面図
である。白金シリサイド層６を形成後、王水で洗浄する
ことにより、未反応の、シリサイド化されていない白金
が除去される。そして図示するような多結晶シリコンの
上面及び側面に白金シリサイド層６が形成されたＭＯＳ
ＦＥＴのゲート電極が形成される。この後の工程は、従
来の工程と同じであり、絶縁膜７を全面に被着させて、
必要なソースドレイン及びゲートの電極を取り出してＭ
ＯＳＦＥＴが完成する。なお、絶縁膜は４５０℃程度の
低温で生成可能なＳｉＮを用いることで、従来必要であ
ったＳｉＯ2 ＣＶＤに必要とした９００℃以上のベーキ
ングを廃止することができる。
である。白金シリサイド層６を形成後、王水で洗浄する
ことにより、未反応の、シリサイド化されていない白金
が除去される。そして図示するような多結晶シリコンの
上面及び側面に白金シリサイド層６が形成されたＭＯＳ
ＦＥＴのゲート電極が形成される。この後の工程は、従
来の工程と同じであり、絶縁膜７を全面に被着させて、
必要なソースドレイン及びゲートの電極を取り出してＭ
ＯＳＦＥＴが完成する。なお、絶縁膜は４５０℃程度の
低温で生成可能なＳｉＮを用いることで、従来必要であ
ったＳｉＯ2 ＣＶＤに必要とした９００℃以上のベーキ
ングを廃止することができる。
【００１３】この電極構造の製造工程においては、多結
晶シリコン層をマスクとしてソースドレイン層を形成す
るという、以前からの十分に成熟した技術が用いられて
いるため、その製造にあたっては、以前からの設備が流
用可能であり、しかも、加工精度が高い。これに対して
従来の高融点金属シリサイドによる電極構造では、多結
晶シリコン層と金属シリコンの化合物の複合膜をドライ
エッチングによって形成するため、そのエッチングレー
トの相違等から、電極の加工形成が難しくアンダーカッ
ト等によりその精度は充分でなかった。従って、従来の
ＭＯＳＦＥＴは、例えばゲート長等のばらつきが大きか
ったのに対して、本発明の構造では、そのばらつきが大
幅に小さくなる。一例を挙げれば、ゲート長のばらつき
は、従来ゲート長を１.０ミクロンを目標値とするとそ
れに対して±０.４ミクロン程度のばらつきがあった。
この製造方法によれば、１.０ミクロンの目標値に対し
て±０.２ミクロン程度のばらつきに抑えることが可能
となる。更に、この製造方法によれば、ソースドレイン
形成用の不純物をイオン注入した直後に注入イオン活性
化の熱処理を行っており、また、白金シリサイド形成後
は、低温で成長可能なＳｉＮを用いることによって、６
００℃以上に弱い白金シリサイドへの熱ストレスの印加
を避けることができる。さらに、アルミ電極は基板温度
が２５０度程度で済むスパッタ法で形成する。
晶シリコン層をマスクとしてソースドレイン層を形成す
るという、以前からの十分に成熟した技術が用いられて
いるため、その製造にあたっては、以前からの設備が流
用可能であり、しかも、加工精度が高い。これに対して
従来の高融点金属シリサイドによる電極構造では、多結
晶シリコン層と金属シリコンの化合物の複合膜をドライ
エッチングによって形成するため、そのエッチングレー
トの相違等から、電極の加工形成が難しくアンダーカッ
ト等によりその精度は充分でなかった。従って、従来の
ＭＯＳＦＥＴは、例えばゲート長等のばらつきが大きか
ったのに対して、本発明の構造では、そのばらつきが大
幅に小さくなる。一例を挙げれば、ゲート長のばらつき
は、従来ゲート長を１.０ミクロンを目標値とするとそ
れに対して±０.４ミクロン程度のばらつきがあった。
この製造方法によれば、１.０ミクロンの目標値に対し
て±０.２ミクロン程度のばらつきに抑えることが可能
となる。更に、この製造方法によれば、ソースドレイン
形成用の不純物をイオン注入した直後に注入イオン活性
化の熱処理を行っており、また、白金シリサイド形成後
は、低温で成長可能なＳｉＮを用いることによって、６
００℃以上に弱い白金シリサイドへの熱ストレスの印加
を避けることができる。さらに、アルミ電極は基板温度
が２５０度程度で済むスパッタ法で形成する。
【００１４】
【発明の効果】本発明においては、ＭＯＳＦＥＴのゲー
ト電極構造を、半導体基板上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に設けられた多結晶シリコン層
と、多結晶シリコン層の上面及び側面に形成された白金
シリサイド層とから構成している。そして、その製造方
法は、多結晶シリコン層をマスクとして、ソースドレイ
ン拡散層を形成する工程と、半導体基板全面に白金を被
着する工程と、熱処理により多結晶シリコン層の上面及
び側面の白金をシリサイド化し、白金シリサイド層を形
成する工程と、シリサイド化していない前記白金を除去
する工程とから構成している。従って、多結晶シリコン
層の上面及び側面に形成された白金シリサイド層は、そ
のシート抵抗が、モリブデン、タングステンのシリサイ
ドと比較して大幅に低いため、ゲート電極の抵抗を引き
下げ、ＭＯＳＦＥＴの高周波特性を向上させる。そし
て、多結晶シリコン層をマスクとしてソースドレイン拡
散層を形成するので、多結晶シリコンの加工技術は十分
に成熟して安定しているため、高融点金属シリサイドの
ゲート電極と比べて、微細加工が容易となり、製造上の
精度が高く、安定度が高い。従ってゲート長の短い高周
波のＭＯＳＦＥＴにあっては、微細加工が容易なため、
ゲート長のばらつきが少なく品質の均一なＭＯＳＦＥＴ
の製造が可能となる。
ト電極構造を、半導体基板上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に設けられた多結晶シリコン層
と、多結晶シリコン層の上面及び側面に形成された白金
シリサイド層とから構成している。そして、その製造方
法は、多結晶シリコン層をマスクとして、ソースドレイ
ン拡散層を形成する工程と、半導体基板全面に白金を被
着する工程と、熱処理により多結晶シリコン層の上面及
び側面の白金をシリサイド化し、白金シリサイド層を形
成する工程と、シリサイド化していない前記白金を除去
する工程とから構成している。従って、多結晶シリコン
層の上面及び側面に形成された白金シリサイド層は、そ
のシート抵抗が、モリブデン、タングステンのシリサイ
ドと比較して大幅に低いため、ゲート電極の抵抗を引き
下げ、ＭＯＳＦＥＴの高周波特性を向上させる。そし
て、多結晶シリコン層をマスクとしてソースドレイン拡
散層を形成するので、多結晶シリコンの加工技術は十分
に成熟して安定しているため、高融点金属シリサイドの
ゲート電極と比べて、微細加工が容易となり、製造上の
精度が高く、安定度が高い。従ってゲート長の短い高周
波のＭＯＳＦＥＴにあっては、微細加工が容易なため、
ゲート長のばらつきが少なく品質の均一なＭＯＳＦＥＴ
の製造が可能となる。
【図１】本発明の一実施例のＭＯＳＦＥＴのゲート電極
構造の断面図である。
構造の断面図である。
【図２】本発明の一実施例のＭＯＳＦＥＴのゲート電極
の製造工程の断面図であり、（Ａ）は多結晶シリコンを
マスクとしたソースドレイン拡散層形成後、（Ｂ）は半
導体基板全面に白金を被着した後、（Ｃ）は未反応の白
金を除去し白金シリサイドを形成した後の断面図であ
る。
の製造工程の断面図であり、（Ａ）は多結晶シリコンを
マスクとしたソースドレイン拡散層形成後、（Ｂ）は半
導体基板全面に白金を被着した後、（Ｃ）は未反応の白
金を除去し白金シリサイドを形成した後の断面図であ
る。
【図３】従来の高融点金属シリサイドゲートＭＯＳＦＥ
Ｔの製造工程の断面図であり、（Ａ）はゲート電極形成
後、（Ｂ）はイオン注入によりソースドレイン拡散層形
成後、（Ｃ）は絶縁膜被着後の断面図である。
Ｔの製造工程の断面図であり、（Ａ）はゲート電極形成
後、（Ｂ）はイオン注入によりソースドレイン拡散層形
成後、（Ｃ）は絶縁膜被着後の断面図である。
Claims (2)
- 【請求項１】 半導体基板上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に設けられた多結晶シリコン層
と、該多結晶シリコン層の上面及び側面に形成された白
金シリサイド層とを具備することを特徴とするＭＯＳＦ
ＥＴの構造。 - 【請求項２】 ゲート絶縁膜上の多結晶シリコン層をマ
スクとして、ソースドレイン拡散層を形成する工程と、
半導体基板全面に白金を被着する工程と、熱処理により
該多結晶シリコン層の上面及び側面に被着された白金を
シリサイド化し、白金シリサイド層を形成する工程と、
シリサイド化していない前記白金を除去する工程とを具
備することを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18885591A JPH0536982A (ja) | 1991-07-29 | 1991-07-29 | Ｍｏｓｆｅｔの構造と製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18885591A JPH0536982A (ja) | 1991-07-29 | 1991-07-29 | Ｍｏｓｆｅｔの構造と製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536982A true JPH0536982A (ja) | 1993-02-12 |
Family
ID=16231034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18885591A Pending JPH0536982A (ja) | 1991-07-29 | 1991-07-29 | Ｍｏｓｆｅｔの構造と製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536982A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596207A (en) * | 1994-04-08 | 1997-01-21 | Texas Instruments Incorporated | Apparatus and method for detecting defects in insulative layers of MOS active devices |
| WO2002095088A2 (en) * | 2001-05-18 | 2002-11-28 | Umicore Ag & Co. Kg | Surface coating of black platinum |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137675A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and manufacture thereof |
| JPS58142577A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体装置の製造法 |
-
1991
- 1991-07-29 JP JP18885591A patent/JPH0536982A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137675A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and manufacture thereof |
| JPS58142577A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体装置の製造法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596207A (en) * | 1994-04-08 | 1997-01-21 | Texas Instruments Incorporated | Apparatus and method for detecting defects in insulative layers of MOS active devices |
| WO2002095088A2 (en) * | 2001-05-18 | 2002-11-28 | Umicore Ag & Co. Kg | Surface coating of black platinum |
| WO2002095088A3 (en) * | 2001-05-18 | 2003-11-27 | Umicore Ag & Co Kg | Surface coating of black platinum |
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