JPS58142577A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS58142577A JPS58142577A JP2441182A JP2441182A JPS58142577A JP S58142577 A JPS58142577 A JP S58142577A JP 2441182 A JP2441182 A JP 2441182A JP 2441182 A JP2441182 A JP 2441182A JP S58142577 A JPS58142577 A JP S58142577A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発哨は半導体装置、轡にＳｔ （シリコン）グー）Ｍ
Ｏ８半導体装置の製造法に関する。
Ｏ８半導体装置の製造法に関する。
Ｓ１ゲー）ＭＯ８ＩＣにおいて、第２図に示すように多
結晶Ｓｌ配一層９をＳｔ基板の低抵抗ドレイン領域６に
直接に接続して抵抗をとる構造１は、多結晶Ｓｉ配一層
のバターニングエッチを行なう際にその周辺の８ｉ基板
表面がエッチされて凹陥部ｌＯをつくるため低抵抗層６
か薄くなり、このために前記抵抗が高くなることが問題
となりている。
結晶Ｓｌ配一層９をＳｔ基板の低抵抗ドレイン領域６に
直接に接続して抵抗をとる構造１は、多結晶Ｓｉ配一層
のバターニングエッチを行なう際にその周辺の８ｉ基板
表面がエッチされて凹陥部ｌＯをつくるため低抵抗層６
か薄くなり、このために前記抵抗が高くなることが問題
となりている。
本発明は上記問題な取除（ためになされたものであり、
七の目的はＳｉゲー）ＭＯ９牛導体装置の配Ｉｉｌ抵抗
を低くできる製造法の提供にある。
七の目的はＳｉゲー）ＭＯ９牛導体装置の配Ｉｉｌ抵抗
を低くできる製造法の提供にある。
以下実施例にそって本発明を具体的に述べる。
第１図（Ｊｌ）〜（ｊｌはＮ ｆ−？ネルｓｉゲートＭ
Ｏ８ＦＥＴのプロセスに本発明を適用した例を示し、以
下に対応各工程にそって説明する。
Ｏ８ＦＥＴのプロセスに本発明を適用した例を示し、以
下に対応各工程にそって説明する。
（１１高抵抗Ｐ−型Ｓｉ基板ｌを用意し、公知の選択酸
化法によってフィールド部となる厚いｓｉｏ。
化法によってフィールド部となる厚いｓｉｏ。
膜２を形成し、フィールド部にＳすれたアクティブ領域
のＳｉ表面に熱酸化によりゲート絶縁膜となる薄いｓｉ
ｏ、膜３を形成する。
のＳｉ表面に熱酸化によりゲート絶縁膜となる薄いｓｉ
ｏ、膜３を形成する。
（ｂｌ 後記するＳｉ配線とのコンタクトを得るため
のグー）Ｓｉｎ、膜３の一部エッチを行ない窓開部４を
つ（る。このあとこの窓開部にドナ例えばＡｓ（ヒ素）
あるいはＰ （ＩＪン）等の不純物５をデポジット、又
はイオン打込みにより導入し、拡散してドレインコンタ
クト部となるＮ＋層６を形成する。
のグー）Ｓｉｎ、膜３の一部エッチを行ない窓開部４を
つ（る。このあとこの窓開部にドナ例えばＡｓ（ヒ素）
あるいはＰ （ＩＪン）等の不純物５をデポジット、又
はイオン打込みにより導入し、拡散してドレインコンタ
クト部となるＮ＋層６を形成する。
（Ｃ１この後、ゲート及び配線となるＳｉを気相よ、り
堆積して多結晶８１層７を生成する。
堆積して多結晶８１層７を生成する。
（ｄ） 多結晶Ｓｉ層を選択的バターニングエッチし
て、グー）Ｓｉｌｌ膜３の上に多結晶Ｓｉゲート８を形
成するとともに露出するＮ＋層６に４１触し、フィール
ドｓｉｏ、膜２上に電在する多結晶別記ＩＩ９を形成す
る。このときのｊ１択エッチの際に多結晶Ｓｔ配線の形
成されない部分のＮ＋層層表表面８１がエッチされ浅い
凹陥部ｌＯかつ（られる＠ここまでの工程は従来プ■セ
スの工程と全く同じである。
て、グー）Ｓｉｌｌ膜３の上に多結晶Ｓｉゲート８を形
成するとともに露出するＮ＋層６に４１触し、フィール
ドｓｉｏ、膜２上に電在する多結晶別記ＩＩ９を形成す
る。このときのｊ１択エッチの際に多結晶Ｓｔ配線の形
成されない部分のＮ＋層層表表面８１がエッチされ浅い
凹陥部ｌＯかつ（られる＠ここまでの工程は従来プ■セ
スの工程と全く同じである。
（ｅ） この後、多結晶Ｓｉゲート及び多結晶配線を
マスクとしてドナなイオン打込みし、一部ではグー）Ｓ
ｉＯ茸膜３を通し、他の一部では８ｉ１１１に直接に不
純物１１を導入する。次いでアニール処理により不純物
を基板内に拡散してソース、ドレイン領竣となるＮ層１
２を形成する。なおこのアニール処Ｓは後記（ｇ）工程
と同時またけその後で行なってもよい。
マスクとしてドナなイオン打込みし、一部ではグー）Ｓ
ｉＯ茸膜３を通し、他の一部では８ｉ１１１に直接に不
純物１１を導入する。次いでアニール処理により不純物
を基板内に拡散してソース、ドレイン領竣となるＮ層１
２を形成する。なおこのアニール処Ｓは後記（ｇ）工程
と同時またけその後で行なってもよい。
げ）Ｔｉ（チタン）ｅ Ｐｔ（白金）等の金属を蒸着
し、全面に金属膜１３を厚さ０．２μＷＬ和度に形成す
る。
し、全面に金属膜１３を厚さ０．２μＷＬ和度に形成す
る。
（ｇｌ Ｔｏｎ〜１０００℃の熱旭珊により前記金属
膜とＳｉ（及び多結晶Ｓｉ）と反応させてシリサイド層
１４を形成する。なお、Ｓｉｎ、膜３上の金属は反応す
ることなくシリサイド層は形成されない。
膜とＳｉ（及び多結晶Ｓｉ）と反応させてシリサイド層
１４を形成する。なお、Ｓｉｎ、膜３上の金属は反応す
ることなくシリサイド層は形成されない。
（ｈ）ＨＣ４等の強酸系のエッチ液で金属膜１３を選択
的にエッチ除去し、次いで７ツ酸系エツチ液で露出する
グー）ＳｉＯｙ膜３をエッチ除去する。
的にエッチ除去し、次いで７ツ酸系エツチ液で露出する
グー）ＳｉＯｙ膜３をエッチ除去する。
（ｉ） 全面にＰＳＧ（リン・シリケートガラス）等
の絶縁物を気相より堆積して層間絶縁膜１５を形成する
。
の絶縁物を気相より堆積して層間絶縁膜１５を形成する
。
（ｊ） 上部配線を取出すべき部分の多結晶Ｓｉ配線
９上のＰＳＧｌ［１５をホトエッチしてスルーホールを
形成し、ｊｌ（アル建ニウム）を蒸着し、バターニング
エッチして多結晶Ｓｉ配線に接続するＡＪＩ配線１６を
形成する。この後全面にパッシベイシ璽ンとなる絶縁物
、例えばポリイミド系樹脂層１７を被覆し、ボンディン
グ部（図示しない）を開口してＭＯ８ＩＣを完成する。
９上のＰＳＧｌ［１５をホトエッチしてスルーホールを
形成し、ｊｌ（アル建ニウム）を蒸着し、バターニング
エッチして多結晶Ｓｉ配線に接続するＡＪＩ配線１６を
形成する。この後全面にパッシベイシ璽ンとなる絶縁物
、例えばポリイミド系樹脂層１７を被覆し、ボンディン
グ部（図示しない）を開口してＭＯ８ＩＣを完成する。
以上実施例で述べた本発明によれば、工１ｔ（ｄｌの多
結晶Ｓｔ層のバターニングエッチによってＳｉ表面に凹
部が形成された後で金属を着層しＮ＋＋表面に比抵抗の
小さいシリサイド膜を形成することによってＮ層層の抵
抗が低下し、−１多結晶Ｓｉ配線の表面もシリナイド化
されるために配線の抵抗も低下することになり、前記発
明の１的を達成できる。
結晶Ｓｔ層のバターニングエッチによってＳｉ表面に凹
部が形成された後で金属を着層しＮ＋＋表面に比抵抗の
小さいシリサイド膜を形成することによってＮ層層の抵
抗が低下し、−１多結晶Ｓｉ配線の表面もシリナイド化
されるために配線の抵抗も低下することになり、前記発
明の１的を達成できる。
本発明は前記実施例に限定されず、例えば導電製の変更
、シリサイドのための金属の変更、絶縁物の変更等によ
る各ｓ質形例を有するものである。
、シリサイドのための金属の変更、絶縁物の変更等によ
る各ｓ質形例を有するものである。
第１図（ｍｌ−（ｊ）は本発明による製造プロセスの一
例を示す工程断面図、同図（ｂ’）、 （ｄ’）は同
図（ｂ）（ｄ）に対応する平−図である。第２図（ａ）
は在来の製造プロセスの一部工１断面図、同Ｉｔ （ｂ
）は（ａ）嫡応する平面図である。 ｌ・・・Ｐ−１１８ｓ基板、２・・・フィールドＳｉ０
．膜、３・・・ゲートｓｉＯ，膜、４・・・窓開部、５
・・・不純物、６・・・Ｎ層層、７・・・多結晶８１層
、訃・・多結晶８Ｍゲート、９・・・多結晶配−１ｌＯ
・・・凹陥部、１１・・・不純物、１２・・・Ｎ層、１
３・・・金属膜、１４・・・シリサイド膜、１５・・・
層間絶縁膜、１６・・・Ａ！配線、１７・・・パッシベ
イシ冒ン絶縁膜。 第 １ 図 第 １ 図 第 １ 図 第 ２ 図 手続補正書（方式） 事件の表示 昭和５７年特許願第 ２４４１１ 号発明の名称 半導体装置の製造法 補正をする者 名 ’Ｔ” ５１０１株式会神 ［１立 製 作
折代 表 δ 三 １１ 勝 茂代
理 人 次頁のとおり ／１１ン＼１、願
書に添付した図面第１図（ａ）〜（ｊ）を別添の図面第
１図（ａ）〜（ｊ）のように補正する。 ２、明細書第２買６行目のｒＯ）Ｊをｒ （４Ｊと補正
する。 ３、明細書第２頁１４行目の［Φ）］を「（ｂ）および
（Ｃ）」と補正する。 ４、明細書簡３頁１行目のｒ （ｅ）Ｊをｒ（ｄ）Ｊと
補正する。 ５、明細書第３頁３行目のｒ （ｄ）Ｊを「（ｅ）およ
び（ｆ）」と補正する。 ６、明細書簡３頁１２行目のｒ （ｅ）Ｊをｒ（ｇ）Ｊ
と補正する。 ７、 明細書第３ｊ［１８行目のｒ（ｇ）Ｊをｒ（ｉ）
Ｊと補正する。 ８、明細書簡３頁２０行目のｒ（ｆ）Ｊをｒ （ｂ）Ｊ
と補正する。 ９、明細書簡４頁２行目のｒ（ｇ）Ｊをｒ（ｉ）ｊと補
正する。 １０、明細書第２買６行目のｒ（ｈ）Ｊをｒｌと補正す
る。 １１、明細書第４頁９行目のｒ（ｉ）Ｊをｒ（ｋ）Ｊと
補正する。 １２、明細書簡４頁１２行目のｒＯ）Ｊをｒ（ｊ）Ｊと
補正する。 １３、明細書第４頁２０行目のｒ（ｄ）Ｊを「（ｅ）お
よび（ｆ）」と補正する。 １４、明細書第５頁１２行目の「（ｊ）」をｒ（４Ｊと
補正する。 １５、明細書第５頁１３行目のｒ（ｂｌ、（梢」をｒ（
ｅ）。 （ｆ）」と補正する。 １６、明細書第５頁１４行目のｒ（ｄ）Ｊをｒ（ｅ）ｊ
と補正する。 第 １ 図 第 １ 図
例を示す工程断面図、同図（ｂ’）、 （ｄ’）は同
図（ｂ）（ｄ）に対応する平−図である。第２図（ａ）
は在来の製造プロセスの一部工１断面図、同Ｉｔ （ｂ
）は（ａ）嫡応する平面図である。 ｌ・・・Ｐ−１１８ｓ基板、２・・・フィールドＳｉ０
．膜、３・・・ゲートｓｉＯ，膜、４・・・窓開部、５
・・・不純物、６・・・Ｎ層層、７・・・多結晶８１層
、訃・・多結晶８Ｍゲート、９・・・多結晶配−１ｌＯ
・・・凹陥部、１１・・・不純物、１２・・・Ｎ層、１
３・・・金属膜、１４・・・シリサイド膜、１５・・・
層間絶縁膜、１６・・・Ａ！配線、１７・・・パッシベ
イシ冒ン絶縁膜。 第 １ 図 第 １ 図 第 １ 図 第 ２ 図 手続補正書（方式） 事件の表示 昭和５７年特許願第 ２４４１１ 号発明の名称 半導体装置の製造法 補正をする者 名 ’Ｔ” ５１０１株式会神 ［１立 製 作
折代 表 δ 三 １１ 勝 茂代
理 人 次頁のとおり ／１１ン＼１、願
書に添付した図面第１図（ａ）〜（ｊ）を別添の図面第
１図（ａ）〜（ｊ）のように補正する。 ２、明細書第２買６行目のｒＯ）Ｊをｒ （４Ｊと補正
する。 ３、明細書第２頁１４行目の［Φ）］を「（ｂ）および
（Ｃ）」と補正する。 ４、明細書簡３頁１行目のｒ （ｅ）Ｊをｒ（ｄ）Ｊと
補正する。 ５、明細書第３頁３行目のｒ （ｄ）Ｊを「（ｅ）およ
び（ｆ）」と補正する。 ６、明細書簡３頁１２行目のｒ （ｅ）Ｊをｒ（ｇ）Ｊ
と補正する。 ７、 明細書第３ｊ［１８行目のｒ（ｇ）Ｊをｒ（ｉ）
Ｊと補正する。 ８、明細書簡３頁２０行目のｒ（ｆ）Ｊをｒ （ｂ）Ｊ
と補正する。 ９、明細書簡４頁２行目のｒ（ｇ）Ｊをｒ（ｉ）ｊと補
正する。 １０、明細書第２買６行目のｒ（ｈ）Ｊをｒｌと補正す
る。 １１、明細書第４頁９行目のｒ（ｉ）Ｊをｒ（ｋ）Ｊと
補正する。 １２、明細書簡４頁１２行目のｒＯ）Ｊをｒ（ｊ）Ｊと
補正する。 １３、明細書第４頁２０行目のｒ（ｄ）Ｊを「（ｅ）お
よび（ｆ）」と補正する。 １４、明細書第５頁１２行目の「（ｊ）」をｒ（４Ｊと
補正する。 １５、明細書第５頁１３行目のｒ（ｂｌ、（梢」をｒ（
ｅ）。 （ｆ）」と補正する。 １６、明細書第５頁１４行目のｒ（ｄ）Ｊをｒ（ｅ）ｊ
と補正する。 第 １ 図 第 １ 図
Claims (1)
- １、半導体基板上にゲート絶縁膜を形成してその一部を
取除き、残ったゲート絶縁膜の一部及びゲート絶縁膜を
取除いた半導体基板上の一部に半導体多結晶層を形成し
、この上全面に蒸着した金属を半導体表面に反応させて
半導体金属合金層を形成した後、絶縁膜上の金属を選択
的に除去することを特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2441182A JPS58142577A (ja) | 1982-02-19 | 1982-02-19 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2441182A JPS58142577A (ja) | 1982-02-19 | 1982-02-19 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142577A true JPS58142577A (ja) | 1983-08-24 |
Family
ID=12137412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2441182A Pending JPS58142577A (ja) | 1982-02-19 | 1982-02-19 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536982A (ja) * | 1991-07-29 | 1993-02-12 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔの構造と製造方法 |
| US7931074B2 (en) | 2005-12-06 | 2011-04-26 | Denso Corporation | Heat exchanger and air conditioner |
-
1982
- 1982-02-19 JP JP2441182A patent/JPS58142577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536982A (ja) * | 1991-07-29 | 1993-02-12 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔの構造と製造方法 |
| US7931074B2 (en) | 2005-12-06 | 2011-04-26 | Denso Corporation | Heat exchanger and air conditioner |
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