JPS58197876A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58197876A JPS58197876A JP57080004A JP8000482A JPS58197876A JP S58197876 A JPS58197876 A JP S58197876A JP 57080004 A JP57080004 A JP 57080004A JP 8000482 A JP8000482 A JP 8000482A JP S58197876 A JPS58197876 A JP S58197876A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- silicon
- metal
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
この発明は電極の配線形成方法を改良した半導体装置に
関する。
関する。
［従来技術とその問題点］
シリコン半導体素子において、接合部からアロイニウム
薄膜（人ｌ）Ｋよって電極を＊り出す場合、従来は第１
−のような構造であっ九。すなわち第１図においてｌは
半導体基板、２は前記半導体基板ｌと反対の導電形の接
合領域、３は半導体重板表面を被うシリコン酸化膜（Ｓ
ｉＯｚ）、４はｕｌ膜である。この構造の場合、接合値
域２とＭ薄膜４とのホンツク性を良くする丸めに行なわ
れる４５０°Ｃ前後の熱処理においてｋｌがンリコン基
板中深く質入するいわゆるアロイスパイク現象が知られ
ており、接合部の貫通によって接合リーク電流が生じ半
導体素子の特性を悪くしたりあるいは機能を果せなくな
る結果となる。Ｍ薄膜に８ｉを数−含有させたＡｎ −
８４合金膜を用いることによや、アロイスパイク現象は
緩和されるがＵカ゛し素子の高密度化にともなって接合
部の深さが〜０．２μｍ以下に浅くなるとアロイスパイ
クによる接合リーク１ｔＲが問題となる。ま九Ｍ−８１
合金−の場合、電極開口部の大島さが２μｍ以下に小さ
くなると、シリコン基板とＡｊ −Ｓ Ｌ合金−の界面
に熱処理過程でＳがエピタキシャル成長し、接触抵抗が
著しく増大し、半導体集積回路の動作％性を悪くする問
題が生じる。
薄膜（人ｌ）Ｋよって電極を＊り出す場合、従来は第１
−のような構造であっ九。すなわち第１図においてｌは
半導体基板、２は前記半導体基板ｌと反対の導電形の接
合領域、３は半導体重板表面を被うシリコン酸化膜（Ｓ
ｉＯｚ）、４はｕｌ膜である。この構造の場合、接合値
域２とＭ薄膜４とのホンツク性を良くする丸めに行なわ
れる４５０°Ｃ前後の熱処理においてｋｌがンリコン基
板中深く質入するいわゆるアロイスパイク現象が知られ
ており、接合部の貫通によって接合リーク電流が生じ半
導体素子の特性を悪くしたりあるいは機能を果せなくな
る結果となる。Ｍ薄膜に８ｉを数−含有させたＡｎ −
８４合金膜を用いることによや、アロイスパイク現象は
緩和されるがＵカ゛し素子の高密度化にともなって接合
部の深さが〜０．２μｍ以下に浅くなるとアロイスパイ
クによる接合リーク１ｔＲが問題となる。ま九Ｍ−８１
合金−の場合、電極開口部の大島さが２μｍ以下に小さ
くなると、シリコン基板とＡｊ −Ｓ Ｌ合金−の界面
に熱処理過程でＳがエピタキシャル成長し、接触抵抗が
著しく増大し、半導体集積回路の動作％性を悪くする問
題が生じる。
上述した問題を改良する為シリコン基板とＩＪ１１ｉＩ
膜との中間にバリヤ層を設ける装置が提案されている。
膜との中間にバリヤ層を設ける装置が提案されている。
このバリヤ一層を設ける装置の一つと１−５て第２図に
示す様に電極開口部を含む領域に蒸着ＶこよＦ） パラ
ジウムや白金の薄膜を形成し、その上にＭを蒸着して配
線を行なう装置がある。しかしこの装置ではバリヤ一層
を開口部を完全に覆う杉で形成するため、マスク合せの
精度ト必ｒバリ）′一層部分の面積は開口部分の面積上
多大きくな抄−積損失が生じる。ま九装置の微細化に伴
ない縁Ｈ領域が浅くなり、この場合パラジウムや白金が
拡赦層とシリすイドを形成することによ−１て接ｔｋｔ
こ電流のリークが生ずる問題もある。
示す様に電極開口部を含む領域に蒸着ＶこよＦ） パラ
ジウムや白金の薄膜を形成し、その上にＭを蒸着して配
線を行なう装置がある。しかしこの装置ではバリヤ一層
を開口部を完全に覆う杉で形成するため、マスク合せの
精度ト必ｒバリ）′一層部分の面積は開口部分の面積上
多大きくな抄−積損失が生じる。ま九装置の微細化に伴
ない縁Ｈ領域が浅くなり、この場合パラジウムや白金が
拡赦層とシリすイドを形成することによ−１て接ｔｋｔ
こ電流のリークが生ずる問題もある。
［発明の目的］
本発明は上述の従来装置欠点を改良しｆＣものでバリヤ
一層部分の電極開口部分に対する面積損失を生ぜず、し
かも浅い接合に対しＣも全く影響を与えずに電極を形成
する事ので自る半導体装ｔｉｌｌを提供する事を目的と
する。
一層部分の電極開口部分に対する面積損失を生ぜず、し
かも浅い接合に対しＣも全く影響を与えずに電極を形成
する事ので自る半導体装ｔｉｌｌを提供する事を目的と
する。
［発明の概１’］
本発明は半導体表面上に形成された接合領域から電ｗｉ
ｌａ口部を通って配線電極を取り出す牛４体装置に於て
、前記電極開口部の内周向にシリコン層會九は金属シリ
ナイド１−ト被着し、この／す」ン層まえは金属シリサ
イド層のトにのみ金属膜を被着し、この金属膜と接し゛
Ｃアルミニウム配線−を設ける構造を有する半導体装置
にある。
ｌａ口部を通って配線電極を取り出す牛４体装置に於て
、前記電極開口部の内周向にシリコン層會九は金属シリ
ナイド１−ト被着し、この／す」ン層まえは金属シリサ
イド層のトにのみ金属膜を被着し、この金属膜と接し゛
Ｃアルミニウム配線−を設ける構造を有する半導体装置
にある。
［発明の効果］
本発明によシバリヤ一層の形成に於ける面積損失をなく
シ、更に浅い接合に対しても電流リークを起こさすＫｌ
ｌ！極を形成する事が可能となり、従来よ抄更に集積度
の嵩い半導体素子の製造が可能とな、〕た。
シ、更に浅い接合に対しても電流リークを起こさすＫｌ
ｌ！極を形成する事が可能となり、従来よ抄更に集積度
の嵩い半導体素子の製造が可能とな、〕た。
［発明の実施例］
以下第３図に基づき説明する。シリコン基板ｌの上に厚
さ４０００人の二酸化珪素Ｈ３を形成し、写真★側法に
よりレジストパターンをつくり、これをマスクとして反
応性イオンエツチングで開口しレジストを除去する。こ
こでドーパントをドープし接合領域２を形成する（ａ）
。次にこの上に８ｉＨａｉ″ｉ 用いた気相成長法により、厚さ４０００Ｈの多結晶シリ
コン６の鳩を被着し、更にこの１に７オトレジスト＠７
を約１ａｍ形成する（ｂ）。これをアルゴンガスを用い
九スパッタリング法を用い、二酸化珪素の開口部のみに
多結晶シリコンが残る様になるまでエツチングする。次
にこの多結晶シリコン層６に接合領域２と同じドーパン
トをドープする８（ｃ）この上に減圧気相成長法によＪ
） ＷＦ、ガスを用らて成長温度３００υ〜６００℃で
タングステン９を多結晶シリコン８上にのみ選択的に厚
さ１００ＯＡ被着する７このとき多結晶シリコン８はエ
ツチングされ厚さ２０００ムに＆っている（す。この上
に厚さｌ声ｍのアルミニウムを蒸着し、写真食刻法によ
って形成さｊＬ九レジスト膜をマスクとしてＣＣｌ４−
Ｃ１２ガスによってエツチングを行ない配線層４を形成
した彼、レジスト膜を除去し、装置表面をプラズーｖ
（ＪＤ法によｌ） ８ｉＨ４−ＮｚＯガスを用い、厚さ
ｌ＾ｍ程度の酸化膜１０を形成し、保護膜とする。これ
によりバリヤーメタル層を設ける事による面積損失がな
く、０．２ａｍの浅い接合においても接合リークもなく
、良好な特性を１もつ装置が得られ友。またこの実施例
ではバリヤーメタル層の形成を自己整合型に１って行な
う事ができる丸め、マスクを必要とぜｒま九タングステ
／の１択的な成員に伴なう／リコンのエツチング現象が
接合領域に及ぶのを防ぐ効果も得ている。ま走間口部の
深さも浅くなるためＡＩ配配線−の信頼性も着り、 ＜
向上する。。
さ４０００人の二酸化珪素Ｈ３を形成し、写真★側法に
よりレジストパターンをつくり、これをマスクとして反
応性イオンエツチングで開口しレジストを除去する。こ
こでドーパントをドープし接合領域２を形成する（ａ）
。次にこの上に８ｉＨａｉ″ｉ 用いた気相成長法により、厚さ４０００Ｈの多結晶シリ
コン６の鳩を被着し、更にこの１に７オトレジスト＠７
を約１ａｍ形成する（ｂ）。これをアルゴンガスを用い
九スパッタリング法を用い、二酸化珪素の開口部のみに
多結晶シリコンが残る様になるまでエツチングする。次
にこの多結晶シリコン層６に接合領域２と同じドーパン
トをドープする８（ｃ）この上に減圧気相成長法によＪ
） ＷＦ、ガスを用らて成長温度３００υ〜６００℃で
タングステン９を多結晶シリコン８上にのみ選択的に厚
さ１００ＯＡ被着する７このとき多結晶シリコン８はエ
ツチングされ厚さ２０００ムに＆っている（す。この上
に厚さｌ声ｍのアルミニウムを蒸着し、写真食刻法によ
って形成さｊＬ九レジスト膜をマスクとしてＣＣｌ４−
Ｃ１２ガスによってエツチングを行ない配線層４を形成
した彼、レジスト膜を除去し、装置表面をプラズーｖ
（ＪＤ法によｌ） ８ｉＨ４−ＮｚＯガスを用い、厚さ
ｌ＾ｍ程度の酸化膜１０を形成し、保護膜とする。これ
によりバリヤーメタル層を設ける事による面積損失がな
く、０．２ａｍの浅い接合においても接合リークもなく
、良好な特性を１もつ装置が得られ友。またこの実施例
ではバリヤーメタル層の形成を自己整合型に１って行な
う事ができる丸め、マスクを必要とぜｒま九タングステ
／の１択的な成員に伴なう／リコンのエツチング現象が
接合領域に及ぶのを防ぐ効果も得ている。ま走間口部の
深さも浅くなるためＡＩ配配線−の信頼性も着り、 ＜
向上する。。
「発明の他の実ｍ例Ｊ
１記実施例に於る装置構成材料は以下の材料を使っても
、全く同様の効果を得る事ができた。
、全く同様の効果を得る事ができた。
電極開口部を形成する絶縁膜−
減圧気相成長法によるシリコン窒化物。
プラズマ気相成法によるシリコン′ｉ１１化物。
プラズマ気相成長法による二酸化珪素、金 属−モリ
ブデン。
ブデン。
金属ソースガスー六塩化タングステン、六弗化モリブデ
ン、六塩化モリブデン、 半導体薄膜−タングステ／珪化物、モリブデン珪化物、 またドープト多結晶シリコンの代りにアット−／ト多結
晶シリコンのまま用い、金属を成長させた後、Ｗ１嵩雰
囲気中で６００℃で約６０分アニールする事によ−・て
多結晶シリコンと金属とを完全に金属シリサイドにする
事によっても、上記実施例と同様な効果が得られた。ま
た金属の選択的成長法は常圧下での気相成長法によって
も達成できた。
ン、六塩化モリブデン、 半導体薄膜−タングステ／珪化物、モリブデン珪化物、 またドープト多結晶シリコンの代りにアット−／ト多結
晶シリコンのまま用い、金属を成長させた後、Ｗ１嵩雰
囲気中で６００℃で約６０分アニールする事によ−・て
多結晶シリコンと金属とを完全に金属シリサイドにする
事によっても、上記実施例と同様な効果が得られた。ま
た金属の選択的成長法は常圧下での気相成長法によって
も達成できた。
第１図はバリヤーメタルを用いないアルミニウム電極部
の断面図、第２図は白金やパラジウムをバリヤーメタル
として用いた場合の電極部の断面図、第３図（ａ）〜（
６）は本発明の詳細な説明する各工程の断面図である。 図において。 １．１１．２１・・・基板シリコン、２・・・接合領域
、３・・・絶ｆｉｋｌ１４．４・・・アルミニウム、５
・・・パラジウム又は白金、６・・・アンド−ブト多結
晶シリコン、７・・・レジスト、８・・・ドープト多結
晶シリコ／、９・・・金属、１０・・・二酸化珪素。 代理人弁理士 則近憲佑 （他１名） 第 １ 図
の断面図、第２図は白金やパラジウムをバリヤーメタル
として用いた場合の電極部の断面図、第３図（ａ）〜（
６）は本発明の詳細な説明する各工程の断面図である。 図において。 １．１１．２１・・・基板シリコン、２・・・接合領域
、３・・・絶ｆｉｋｌ１４．４・・・アルミニウム、５
・・・パラジウム又は白金、６・・・アンド−ブト多結
晶シリコン、７・・・レジスト、８・・・ドープト多結
晶シリコ／、９・・・金属、１０・・・二酸化珪素。 代理人弁理士 則近憲佑 （他１名） 第 １ 図
Claims (1)
- 半導体表面上に形成され九接合領域から電極開口部を通
〜て配線電極を取抄出す半導体装置く於て、前記電極開
口部の内周面にシリコン層または金属シリサイド層が形
成され、このシリコン層ま九は金属７リサイド層上に金
属膜が形成され、この金属膜と接してアルミニウム配線
層が設けられてなる事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080004A JPS58197876A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080004A JPS58197876A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197876A true JPS58197876A (ja) | 1983-11-17 |
Family
ID=13706183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080004A Pending JPS58197876A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310539A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
-
1982
- 1982-05-14 JP JP57080004A patent/JPS58197876A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310539A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
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