JPS6355932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、半導体装置の製造方法に係り、特に微細な
接続孔を介して信頼性の高い配線形成を行ない工程の改
良に関する。
接続孔を介して信頼性の高い配線形成を行ない工程の改
良に関する。
（従来の技術）
ＭＯ８集積回路の素子の微細化、高集積化に伴い、多結
晶シリコン、ゲート電極やソース、ドレイン拡散層と金
属配線との接続を行うための接続部の面積は非常に小さ
くなっている。この結果、配線のコンタクト抵抗の増大
が大きい問題となっている。また、配線金属形成には通
常スパッタ法が用いられているが、接続孔の縮小に伴い
配線金属膜の段差被覆性が悪くなり、接続孔底部で配線
が断線する問題が顕在化している。特に超ＬＳＩの場合
、数ミリ角のチップに百万個以上の素子が存在するため
、この様な接続特性の劣化は素子の信頼性を大きく低下
させる原因となる。
晶シリコン、ゲート電極やソース、ドレイン拡散層と金
属配線との接続を行うための接続部の面積は非常に小さ
くなっている。この結果、配線のコンタクト抵抗の増大
が大きい問題となっている。また、配線金属形成には通
常スパッタ法が用いられているが、接続孔の縮小に伴い
配線金属膜の段差被覆性が悪くなり、接続孔底部で配線
が断線する問題が顕在化している。特に超ＬＳＩの場合
、数ミリ角のチップに百万個以上の素子が存在するため
、この様な接続特性の劣化は素子の信頼性を大きく低下
させる原因となる。
この様な問題を解決する技術として最近、高融点金属の
ハロゲン化物を用いた選択気相成長法により、拡散層や
電極等の上に形成された接続孔に選択的に高融点金属膜
を埋め込む方法が試みられている。例えば、六弗化タン
グステン（ＷＦ・）を用いた気相成長法１こより接続孔
内部にＷ膜を埋め込むことが可能である。ところが従来
提案されている成長条件で絶縁膜例えばシリコン酸化膜
をマスクとして接続孔内に例えば３０００Ａ以上の厚い
Ｗ膜を埋め込むように選択成長を行うと、選択性が悪く
なり選択成長のマスクとなる酸化膜上にもＷ膜が成長す
るようになる。これは配線間の絶縁性を悪くする原因と
なる。
ハロゲン化物を用いた選択気相成長法により、拡散層や
電極等の上に形成された接続孔に選択的に高融点金属膜
を埋め込む方法が試みられている。例えば、六弗化タン
グステン（ＷＦ・）を用いた気相成長法１こより接続孔
内部にＷ膜を埋め込むことが可能である。ところが従来
提案されている成長条件で絶縁膜例えばシリコン酸化膜
をマスクとして接続孔内に例えば３０００Ａ以上の厚い
Ｗ膜を埋め込むように選択成長を行うと、選択性が悪く
なり選択成長のマスクとなる酸化膜上にもＷ膜が成長す
るようになる。これは配線間の絶縁性を悪くする原因と
なる。
（発明が解決しようとする問題点）
本発明は上記したような高融点金属膜の選択成長を行な
う際に絶縁膜上における選択性が低下するという従来技
術の問題点を解決し、微細な接続孔を用いて、素子特性
を劣化させることなく信頼性の高い配線を形成すること
を可能とした半導体装置の製造方法を提供することを目
的とする。
う際に絶縁膜上における選択性が低下するという従来技
術の問題点を解決し、微細な接続孔を用いて、素子特性
を劣化させることなく信頼性の高い配線を形成すること
を可能とした半導体装置の製造方法を提供することを目
的とする。
（問題点を解決するための手段）
本発明は上記した問題点を解決するために、絶縁膜に形
成された接続孔に気相成長法を用いて高融点金属膜を選
択的に形成するに先立ち、絶縁膜上に高融点金属加合物
膜を形成することを特徴とする。
成された接続孔に気相成長法を用いて高融点金属膜を選
択的に形成するに先立ち、絶縁膜上に高融点金属加合物
膜を形成することを特徴とする。
（作用）
本発明を用いることにより、接続孔内部に選択性良く所
望の高融点金属膜を成長せしめることが可能となり、微
細な接続孔を用いても素子特性を劣化させることなく、
信頼性の高い配線を形成することが可能となる。
望の高融点金属膜を成長せしめることが可能となり、微
細な接続孔を用いても素子特性を劣化させることなく、
信頼性の高い配線を形成することが可能となる。
（実施例）
以下に本発明の詳細な説明する。
第１図の（ａ） 、 （ｂ）は、本発明の一実施例の製
造工程を示す図である。第１図中の図（ａ）に示すよう
に例えばＰ型シリコン（Ｓｉ）基板１１にＡｓのイオン
注入によりｎ型拡散層１２を形成し、この後基板全面に
絶縁膜として酸化シリコン（Ｓｉｎ、）膜１３をＣＶＤ
法により形成する。この後１例えば反応性スパッタリン
グ法を用いて前記５ｉＯＪ１３上に、窒化タングステン
（ＷＮ、 ）膜１４を約１０ＯＡの厚さに形成する。こ
のとき反応性スパッタリングの条件は、タングステン（
Ｗ）をターゲットとし、窒素（Ｎ、）ガス濃度２５チ、
スパッタガス圧０．００５Ｔｏｒｒ とした。この後
周知の写真蝕刻工程を経てＷＮ２膜１４及び５ｉｎ２膜
１３をエツチングし、拡散層１２に対する接続孔１５を
形成する。この後第１図中の！９（ｂ）に示すように、
ＷＦ、ガスとアルゴン（Ａｒ）ガスを用いた選択気相
成長法により、接続孔１５内に露出したｎ型拡散層１２
上に２００ＸのＷ膜１６を成長させる。このとき選択成
長の条件は、基板温度５５０Ｃ，反応炉内圧力０．２Ｔ
ｏｒｒ。
造工程を示す図である。第１図中の図（ａ）に示すよう
に例えばＰ型シリコン（Ｓｉ）基板１１にＡｓのイオン
注入によりｎ型拡散層１２を形成し、この後基板全面に
絶縁膜として酸化シリコン（Ｓｉｎ、）膜１３をＣＶＤ
法により形成する。この後１例えば反応性スパッタリン
グ法を用いて前記５ｉＯＪ１３上に、窒化タングステン
（ＷＮ、 ）膜１４を約１０ＯＡの厚さに形成する。こ
のとき反応性スパッタリングの条件は、タングステン（
Ｗ）をターゲットとし、窒素（Ｎ、）ガス濃度２５チ、
スパッタガス圧０．００５Ｔｏｒｒ とした。この後
周知の写真蝕刻工程を経てＷＮ２膜１４及び５ｉｎ２膜
１３をエツチングし、拡散層１２に対する接続孔１５を
形成する。この後第１図中の！９（ｂ）に示すように、
ＷＦ、ガスとアルゴン（Ａｒ）ガスを用いた選択気相
成長法により、接続孔１５内に露出したｎ型拡散層１２
上に２００ＸのＷ膜１６を成長させる。このとき選択成
長の条件は、基板温度５５０Ｃ，反応炉内圧力０．２Ｔ
ｏｒｒ。
ＷＦ、分圧０．０ＩＴｏｒｒとした。ここまでのＷ膜成
長工程を第１の成長工程と呼ぶ、この後さらにＷＦ。
長工程を第１の成長工程と呼ぶ、この後さらにＷＦ。
ガスと水素（Ｈ８）ガスを用いて、基板温度を３００〜
６００℃、反応炉内圧力をＱ、Ｑ ｌ〜５ Ｔｏｒ ｒ
、Ｈ，７ＷＦ＠（モル比）を２０に設定した第２の成
長工程により接続孔１５内にＷ膜１７を埋め込む。
６００℃、反応炉内圧力をＱ、Ｑ ｌ〜５ Ｔｏｒ ｒ
、Ｈ，７ＷＦ＠（モル比）を２０に設定した第２の成
長工程により接続孔１５内にＷ膜１７を埋め込む。
この後Ａｔ膜を蒸着し、これをパターニングして配線１
８を形成する。この実施例によればＷｇ１７の形成に先
立ち＝ Ｓ”Ｏａｌ ３ 上ｉＣＷＮｘｍ １４が形
成されているため選択性の悪化がなく、選択性を保った
まま完全に接続孔１５を埋め込むことが可能である。
８を形成する。この実施例によればＷｇ１７の形成に先
立ち＝ Ｓ”Ｏａｌ ３ 上ｉＣＷＮｘｍ １４が形
成されているため選択性の悪化がなく、選択性を保った
まま完全に接続孔１５を埋め込むことが可能である。
例えば、上記第２の成長工程におけるＷ膜堆積時の基板
温度が６００℃の場合、従来例では約３０００Ａ以上Ｗ
膜を堆積させると選択性がくずれたが１本発明を用いた
場合、約１μｍのＷ膜を選択性良く堆積させることが可
能であった。
温度が６００℃の場合、従来例では約３０００Ａ以上Ｗ
膜を堆積させると選択性がくずれたが１本発明を用いた
場合、約１μｍのＷ膜を選択性良く堆積させることが可
能であった。
第２図は１本発明の他の実施例の製造工程図である。第
２図（ａ） ｊこ示すようにＰ型Ｓｉ基板１１にｎ＋型
型数散層１２形成し、この上にＳｉｎ、膜１３をＣＶＤ
法により堆積する。ここまでの工程は先の実施例と同様
である。この後先の実施例と同様の反応条件で反応性ス
パッタリングを行ない、Ｓｉｎ。
２図（ａ） ｊこ示すようにＰ型Ｓｉ基板１１にｎ＋型
型数散層１２形成し、この上にＳｉｎ、膜１３をＣＶＤ
法により堆積する。ここまでの工程は先の実施例と同様
である。この後先の実施例と同様の反応条件で反応性ス
パッタリングを行ない、Ｓｉｎ。
膜１３上にＷＮ、膜２４を約４００ ＯＡの厚さに形成
する。この後周知の写真蝕刻工程を経てＷＮ、膜２４及
び８ｉ０２膜１３をエツチングし、拡散層１２に対する
接続孔１５を形成する。
する。この後周知の写真蝕刻工程を経てＷＮ、膜２４及
び８ｉ０２膜１３をエツチングし、拡散層１２に対する
接続孔１５を形成する。
この後第２図（ｂ） ）こ示すように、先の実施例と同
様の反応条件で、ＷＦ、ガスとＡｒガスを用いた選択気
相成長法により接続孔１５内に露出したｎ型拡散層１２
上に２０ＯＡのＷ膜１６を成長させ、その後ＷＦＩＩガ
スとＨ，ガスを用いた第２の成長工程により、接続孔１
５内にＷＵ２７を埋め込む、この後ＷＮｘ膜２４をパタ
ーニングして配線層として用いる。この実施例では先の
実施例の場合と同様に選択性良く、完全に接紐孔１５を
埋め込むことが可能であると同時に、ＷＮＸ膜を配線層
として用いるため、Ａｔ膜を用いた配線層を形成する必
要がなく、半導体製画の製造工程を短縮できる。
様の反応条件で、ＷＦ、ガスとＡｒガスを用いた選択気
相成長法により接続孔１５内に露出したｎ型拡散層１２
上に２０ＯＡのＷ膜１６を成長させ、その後ＷＦＩＩガ
スとＨ，ガスを用いた第２の成長工程により、接続孔１
５内にＷＵ２７を埋め込む、この後ＷＮｘ膜２４をパタ
ーニングして配線層として用いる。この実施例では先の
実施例の場合と同様に選択性良く、完全に接紐孔１５を
埋め込むことが可能であると同時に、ＷＮＸ膜を配線層
として用いるため、Ａｔ膜を用いた配線層を形成する必
要がなく、半導体製画の製造工程を短縮できる。
本発明は上記した実施例に限られるものではない。例え
ば実施例ではＳｉ基板の拡散層に配線をコンタクトさせ
る場合についてのみ説明したが、多結晶シリコン膜によ
る電極配線やＡｔ、 Ｔ ｉ 、 Ｍｏ。
ば実施例ではＳｉ基板の拡散層に配線をコンタクトさせ
る場合についてのみ説明したが、多結晶シリコン膜によ
る電極配線やＡｔ、 Ｔ ｉ 、 Ｍｏ。
Ｗ等の金属電極配線等に対して同様に接続孔を介して配
線をコンタクトさせる場合についても、同様に本発明の
方法を適用することができる。
線をコンタクトさせる場合についても、同様に本発明の
方法を適用することができる。
また、上記実施例では、５１０２膜上にＷＮＪを形成す
るに際し１反応性スパッタリング法を用いたが、モザイ
ク状ターゲットを用いたスパッタリンク法、或いはアン
モニア（ＮＨ，）ガスとＷＦ、ガスの混合ガスを用いた
ＣＶＤ法等、他の手法を用いても良い。また、Ｓｉｎ！
膜上にＷ膜を形成した後、ＮＨ，ガス或いは窒素（Ｎ、
）ガスを用いてＷ膜を５ま化し、ＷＮＪＪを形成しても
同様の効果が得られる。更に、上記実施例では、５ｉｎ
２膜上にＷＮｘ膜を形成する場合を示したが、タングス
テンホウ化物（ＷＢＸ）ｇ、或いはタングステン炭化物
（ＷｃＸ）膜を用いても同様の効果が得られる。
るに際し１反応性スパッタリング法を用いたが、モザイ
ク状ターゲットを用いたスパッタリンク法、或いはアン
モニア（ＮＨ，）ガスとＷＦ、ガスの混合ガスを用いた
ＣＶＤ法等、他の手法を用いても良い。また、Ｓｉｎ！
膜上にＷ膜を形成した後、ＮＨ，ガス或いは窒素（Ｎ、
）ガスを用いてＷ膜を５ま化し、ＷＮＪＪを形成しても
同様の効果が得られる。更に、上記実施例では、５ｉｎ
２膜上にＷＮｘ膜を形成する場合を示したが、タングス
テンホウ化物（ＷＢＸ）ｇ、或いはタングステン炭化物
（ＷｃＸ）膜を用いても同様の効果が得られる。
以上のように本発明を用いればＣＶＤ法を用いて高融点
金属膜を選択的に形成する場合に１選択性を大きく向上
させることが可能となり、容易に接続孔を埋め込むこと
が可能となる。
金属膜を選択的に形成する場合に１選択性を大きく向上
させることが可能となり、容易に接続孔を埋め込むこと
が可能となる。
第１図は本発明の一実施例の製造工程を示す図。
第２図は本発明の他の実施例の製造工程を示す図である
。 １１・・・Ｐ型Ｓｉ基板、１２・・・ｎ型拡散層、１３
・ Ｓｉｎ、膜、 １４ 、２４・ＷＮＸ膜、１５・
・・接続孔、１６，１７，２７・・・Ｗ膜、１８・・・
Ａｔ配線。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第２図
。 １１・・・Ｐ型Ｓｉ基板、１２・・・ｎ型拡散層、１３
・ Ｓｉｎ、膜、 １４ 、２４・ＷＮＸ膜、１５・
・・接続孔、１６，１７，２７・・・Ｗ膜、１８・・・
Ａｔ配線。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第２図
Claims (2)
- （１）半導体基板上に形成された絶縁膜上に高融点金属
加合物膜を形成する工程と、前記高融点金属加合物膜及
び絶縁膜の一部をエッチングし接続孔を形成する工程と
、この接続孔に気相成長法を用いて高融点金属膜を選択
的に形成することを特徴とする半導体装置の製造方法。 - （２）前記高融点金属加合物膜はタングステン（Ｗ）の
窒化物膜或いはほう化物膜或いは炭化物膜であることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19890486A JPS6355932A (ja) | 1986-08-27 | 1986-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19890486A JPS6355932A (ja) | 1986-08-27 | 1986-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6355932A true JPS6355932A (ja) | 1988-03-10 |
Family
ID=16398878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19890486A Pending JPS6355932A (ja) | 1986-08-27 | 1986-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6355932A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110762A (en) * | 1988-07-07 | 1992-05-05 | Kabushiki Kaisha Toshiba | Manufacturing a wiring formed inside a semiconductor device |
| US5187120A (en) * | 1992-08-24 | 1993-02-16 | Hewlett-Packard Company | Selective deposition of metal on metal nitride to form interconnect |
| US5534462A (en) * | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
| US5652180A (en) * | 1993-06-28 | 1997-07-29 | Kawasaki Steel Corporation | Method of manufacturing semiconductor device with contact structure |
| US5834846A (en) * | 1995-01-10 | 1998-11-10 | Kawasaki Steel Corporation | Semiconductor device with contact structure and method of manufacturing the same |
| US6001729A (en) * | 1995-01-10 | 1999-12-14 | Kawasaki Steel Corporation | Method of forming wiring structure for semiconductor device |
-
1986
- 1986-08-27 JP JP19890486A patent/JPS6355932A/ja active Pending
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|---|---|---|---|---|
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| US5834846A (en) * | 1995-01-10 | 1998-11-10 | Kawasaki Steel Corporation | Semiconductor device with contact structure and method of manufacturing the same |
| US6001729A (en) * | 1995-01-10 | 1999-12-14 | Kawasaki Steel Corporation | Method of forming wiring structure for semiconductor device |
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