JPH0594967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0594967A JPH0594967A JP25321291A JP25321291A JPH0594967A JP H0594967 A JPH0594967 A JP H0594967A JP 25321291 A JP25321291 A JP 25321291A JP 25321291 A JP25321291 A JP 25321291A JP H0594967 A JPH0594967 A JP H0594967A
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Abstract
(57)【要約】
【構成】 シリコン基板10上に絶縁層4を形成し、こ
の絶縁層をエッチングしてコンタクト穴5を開口したあ
と、Ti6をスパッタしたのち連続でTiN7をスパッ
タしたあと、CVD法によりタングステンシリサイド膜
8を形成し、続いてブランケットCVD法により、タン
グステン9を埋め込み配線を形成する。 【効果】 低抵抗かつジャンクションリークのない、高
アスペクト比、ノーボイド埋め込みコンタクトが得られ
る。
の絶縁層をエッチングしてコンタクト穴5を開口したあ
と、Ti6をスパッタしたのち連続でTiN7をスパッ
タしたあと、CVD法によりタングステンシリサイド膜
8を形成し、続いてブランケットCVD法により、タン
グステン9を埋め込み配線を形成する。 【効果】 低抵抗かつジャンクションリークのない、高
アスペクト比、ノーボイド埋め込みコンタクトが得られ
る。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。より詳しくは、電気導通部の形成方法に関
する。
法に関する。より詳しくは、電気導通部の形成方法に関
する。
【0002】
【従来の技術】近年、半導体素子の微細化に伴いコンタ
クト穴の径も微細化し、コンタクト穴の深さ対径の比
(アスペクト比)はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法(以下CVD法)があ
る。全面成長法ではあらかじめTiなどのバリアメタル
を被覆したあとタングステンを全面成長してコンタクト
穴を埋め込むことができる。
クト穴の径も微細化し、コンタクト穴の深さ対径の比
(アスペクト比)はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法(以下CVD法)があ
る。全面成長法ではあらかじめTiなどのバリアメタル
を被覆したあとタングステンを全面成長してコンタクト
穴を埋め込むことができる。
【0003】
【発明が解決しようとする課題】タングステンを全面C
VD法により成長させる場合必要なTiなどの密着層は
タングステンと絶縁膜とを密着させるためだけでなく、
タングステン成長時にSiを侵食することを抑制するた
めのバリアメタルとしてまたコンタクト抵抗を低減する
ためにも必要不可欠であるが、コンタクト穴のアスペク
ト比が大きくなるにつれ、通常のスパッタによる薄膜形
成法ではコンタクト底部にバリアメタルを必要量被覆さ
せかつ続く全面成長タングステンでボイドなく埋め込む
ことが困難となってきている。なぜならバリアメタルを
十分コンタクト底部に被覆させようとするとコンタクト
穴の肩部でバリアメタルがはりだして穴をふさぐように
なりタングステンをボイドなく埋め込むことが困難とな
る。近年ますますLSIの微細化が進み、コンタクト穴
のアスペクト比が高くなると、上記の問題が無視できな
くなってくる。
VD法により成長させる場合必要なTiなどの密着層は
タングステンと絶縁膜とを密着させるためだけでなく、
タングステン成長時にSiを侵食することを抑制するた
めのバリアメタルとしてまたコンタクト抵抗を低減する
ためにも必要不可欠であるが、コンタクト穴のアスペク
ト比が大きくなるにつれ、通常のスパッタによる薄膜形
成法ではコンタクト底部にバリアメタルを必要量被覆さ
せかつ続く全面成長タングステンでボイドなく埋め込む
ことが困難となってきている。なぜならバリアメタルを
十分コンタクト底部に被覆させようとするとコンタクト
穴の肩部でバリアメタルがはりだして穴をふさぐように
なりタングステンをボイドなく埋め込むことが困難とな
る。近年ますますLSIの微細化が進み、コンタクト穴
のアスペクト比が高くなると、上記の問題が無視できな
くなってくる。
【0004】この発明は上記の事情を考慮してなされた
もので、高アスペクト比のコンタクト穴をボイドなく埋
め込み、低抵抗かつ低ジャンクションリークコンタクト
を得ることを目的とする。
もので、高アスペクト比のコンタクト穴をボイドなく埋
め込み、低抵抗かつ低ジャンクションリークコンタクト
を得ることを目的とする。
【0005】
【課題を解決するための手段】バリアメタルとしてスパ
ッタによるTiとTiNとCVDーWSixを併用する
ことで上記の問題を解決することができる。この発明に
よればシリコン基板上に、1から1.2μmの絶縁層を
形成し、この絶縁層をエッチングしてアスペクト比3以
上のコンタクト穴を開口したあと、コンタクト底部のシ
リコン表面が露出するよう自然酸化膜を除去し、Tiを
0.08から0.1μmスパッタしたのちTiN膜を
0.05から0.08μmスパッタし次にバリアメタル
としてCVD法により0.08から0.12μmタング
ステンシリサイド膜を形成したあと、WF6とH2を用い
て、全面CVDータングステン法によってタングステン
配線を形成することを特徴とする半導体装置の製造方法
が提供される。CVD−タングステンシリサイド膜は3
30〜370℃でWF6とSiH4を例えば150/2s
ccmの流量とし、圧力を例えば400mTorrとし
て、または520から560℃で還元種としてSiH2
Cl2をもちいるなどして形成することができる。
ッタによるTiとTiNとCVDーWSixを併用する
ことで上記の問題を解決することができる。この発明に
よればシリコン基板上に、1から1.2μmの絶縁層を
形成し、この絶縁層をエッチングしてアスペクト比3以
上のコンタクト穴を開口したあと、コンタクト底部のシ
リコン表面が露出するよう自然酸化膜を除去し、Tiを
0.08から0.1μmスパッタしたのちTiN膜を
0.05から0.08μmスパッタし次にバリアメタル
としてCVD法により0.08から0.12μmタング
ステンシリサイド膜を形成したあと、WF6とH2を用い
て、全面CVDータングステン法によってタングステン
配線を形成することを特徴とする半導体装置の製造方法
が提供される。CVD−タングステンシリサイド膜は3
30〜370℃でWF6とSiH4を例えば150/2s
ccmの流量とし、圧力を例えば400mTorrとし
て、または520から560℃で還元種としてSiH2
Cl2をもちいるなどして形成することができる。
【0006】この発明における全面CVD−タングステ
ン法は、当該分野で公知の条件のもとで実施されるもの
であってよい。タングステンはCVD装置の中に配置し
た基板を380℃〜450℃に加熱し、WF6とH2とを
例えば450/65〜520/80sccmの流量と
し、圧力を例えば70〜90Torrとしてコンタクト
穴に、通常0.4〜0.8μmの厚さを堆積しコンタク
ト穴を埋め込む。次に絶縁膜上のタングステンをエッバ
ックしてコンタクト穴埋め込みプラグを形成し、その上
に、配線等を形成して半導体装置を製造する、もしく
は、全面CVDタングステン膜をパターニングして配線
とし半導体装置を製造することができる。
ン法は、当該分野で公知の条件のもとで実施されるもの
であってよい。タングステンはCVD装置の中に配置し
た基板を380℃〜450℃に加熱し、WF6とH2とを
例えば450/65〜520/80sccmの流量と
し、圧力を例えば70〜90Torrとしてコンタクト
穴に、通常0.4〜0.8μmの厚さを堆積しコンタク
ト穴を埋め込む。次に絶縁膜上のタングステンをエッバ
ックしてコンタクト穴埋め込みプラグを形成し、その上
に、配線等を形成して半導体装置を製造する、もしく
は、全面CVDタングステン膜をパターニングして配線
とし半導体装置を製造することができる。
【0007】
【作用】上記のようにバリアメタルを形成するので低抵
抗コンタクトが得られカバレジのよいWSixでバリア
性を維持しつつWSixはCVDによるので、スパッタ
よりもコンタクト肩部における、バリアメタルのはりだ
しが少なくボイドなくブランケットWを埋め込むことが
できる。また、スパッタ法により形成されるTiN膜は
Ti上にWSixを堆積するさいの高抵抗物質の発生を
抑制するために必要である。TiN膜はブランケットW
成長時のバリアメタルとなりうるが、バリア性を維持す
るために必要量スパッタしようとするとコンタクト肩部
における、バリアメタルのはりだしが顕著になりブラン
ケットWを埋め込む際にボイドが発生する。そこでステ
ップカバレジのよいWSix膜をバリアメタルとして用
いるのである。
抗コンタクトが得られカバレジのよいWSixでバリア
性を維持しつつWSixはCVDによるので、スパッタ
よりもコンタクト肩部における、バリアメタルのはりだ
しが少なくボイドなくブランケットWを埋め込むことが
できる。また、スパッタ法により形成されるTiN膜は
Ti上にWSixを堆積するさいの高抵抗物質の発生を
抑制するために必要である。TiN膜はブランケットW
成長時のバリアメタルとなりうるが、バリア性を維持す
るために必要量スパッタしようとするとコンタクト肩部
における、バリアメタルのはりだしが顕著になりブラン
ケットWを埋め込む際にボイドが発生する。そこでステ
ップカバレジのよいWSix膜をバリアメタルとして用
いるのである。
【0008】
【実施例】以下、この発明の実施例を図面を用いて説明
するが、この発明は以下の実施例に限定されるものでは
ない。図1の(a)に示すように、シリコン基板10上
に素子分離領域1、N+Si層2およびP+Si層3か
らなる素子を形成した後、層間絶縁膜としてBPSG4
を1.2μmCVD法により堆積し、この層間絶縁膜を
フォトリソグラフィ法によりエッチングしN+Si層2
およびP+Si層3上に、コンタクト穴5を開口する。
この時コンタクト穴は、いずれも径が0.3μm、深さ
が1.2μmである。コンタクト穴を形成した後、シリ
コン基板を1%のバッファードフッ酸に45秒浸し素子
上の自然酸化膜を除去する。次にスパッタリング法によ
りTi膜6を0.1μm堆積する。ひき続き、TiN膜
7を0.08μmスパッタし(図1(b))、次に図1
(c)に示すように成膜温度360℃圧力を0.4To
rr、WF6とSiH4の流量をそれぞれ2sccm及び
150sccmとして0.1μm厚さのWSix8を堆
積する。続いて基板温度430℃圧力を80Torr、
WF6とH2の流量をそれぞれ500sccmと75s
ccmとして90秒間で0.6μm厚さのW9を全面成
長しコンタクト穴を埋め込む。(図1(d))。
するが、この発明は以下の実施例に限定されるものでは
ない。図1の(a)に示すように、シリコン基板10上
に素子分離領域1、N+Si層2およびP+Si層3か
らなる素子を形成した後、層間絶縁膜としてBPSG4
を1.2μmCVD法により堆積し、この層間絶縁膜を
フォトリソグラフィ法によりエッチングしN+Si層2
およびP+Si層3上に、コンタクト穴5を開口する。
この時コンタクト穴は、いずれも径が0.3μm、深さ
が1.2μmである。コンタクト穴を形成した後、シリ
コン基板を1%のバッファードフッ酸に45秒浸し素子
上の自然酸化膜を除去する。次にスパッタリング法によ
りTi膜6を0.1μm堆積する。ひき続き、TiN膜
7を0.08μmスパッタし(図1(b))、次に図1
(c)に示すように成膜温度360℃圧力を0.4To
rr、WF6とSiH4の流量をそれぞれ2sccm及び
150sccmとして0.1μm厚さのWSix8を堆
積する。続いて基板温度430℃圧力を80Torr、
WF6とH2の流量をそれぞれ500sccmと75s
ccmとして90秒間で0.6μm厚さのW9を全面成
長しコンタクト穴を埋め込む。(図1(d))。
【0009】
【発明の効果】以上詳細に説明したように、本発明によ
れば、低抵抗かつジャンクションリークのない、高アス
ベクト比、ノーボイド埋め込みコンタクトが得られる。
れば、低抵抗かつジャンクションリークのない、高アス
ベクト比、ノーボイド埋め込みコンタクトが得られる。
【図1】この発明の実施例の構成を示す半導体装置の製
造工程説明図である。
造工程説明図である。
1 素子分離領域 2 N+Si層 3 P+Si層 4 層間絶縁膜 5 コンタクト穴 6 Ti 7 TiN 8 タングステンリサイド層 9 タングステン 10 シリコン基板
フロントページの続き (72)発明者 福島 信教 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内
Claims (1)
- 【請求項1】 シリコン基板上に、絶縁層を形成し、こ
の絶縁層をエッチングしてコンタクト穴を開口したあ
と、Tiをスパッタしたのち連続でTiNをスパッタし
たあと、CVD法によりタングステンシリサイド膜を形
成し、続いてブランケットCVD法により、タングステ
ンを埋め込み配線を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25321291A JP2733396B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25321291A JP2733396B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0594967A true JPH0594967A (ja) | 1993-04-16 |
JP2733396B2 JP2733396B2 (ja) | 1998-03-30 |
Family
ID=17248121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25321291A Expired - Fee Related JP2733396B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2733396B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
US5855486A (en) * | 1994-09-06 | 1999-01-05 | Sumitomo Wiring Systems, Ltd. | Divisional connector |
US6533602B2 (en) | 2000-12-25 | 2003-03-18 | Sumitomo Wiring Systems, Ltd. | Divided connector |
-
1991
- 1991-10-01 JP JP25321291A patent/JP2733396B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
US5855486A (en) * | 1994-09-06 | 1999-01-05 | Sumitomo Wiring Systems, Ltd. | Divisional connector |
US6533602B2 (en) | 2000-12-25 | 2003-03-18 | Sumitomo Wiring Systems, Ltd. | Divided connector |
Also Published As
Publication number | Publication date |
---|---|
JP2733396B2 (ja) | 1998-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071226 Year of fee payment: 10 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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