JPS60123026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60123026A JPS60123026A JP23055183A JP23055183A JPS60123026A JP S60123026 A JPS60123026 A JP S60123026A JP 23055183 A JP23055183 A JP 23055183A JP 23055183 A JP23055183 A JP 23055183A JP S60123026 A JPS60123026 A JP S60123026A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特に高融点遷
移金属からなる電極を備え、リフトオフ法で電極を形成
する半導体装置の製造方法に関する。
移金属からなる電極を備え、リフトオフ法で電極を形成
する半導体装置の製造方法に関する。
近時ｍ−ｖ族元素間化合物半導体、特にＧａＡｓ半導体
を用いたＩＣの開発が急速に進められ、その不可欠な技
術としてのイオン注入、その他に関連して電極材料に対
する要求も厳しくなっている。
を用いたＩＣの開発が急速に進められ、その不可欠な技
術としてのイオン注入、その他に関連して電極材料に対
する要求も厳しくなっている。
最近注目されているセルフアライメントＦＥＴのゲート
電極に使用される材料がその適例で、電極金属層はイオ
ン注入のマスクとして使用したのちそのまま電極として
残置され、注入イオンに対する活性化処理として施され
る８００℃程度の高温アニールにさらされる。しかも、
上記高温アニール処理後も良好なショットキ接合特性を
保持することが要求される。
電極に使用される材料がその適例で、電極金属層はイオ
ン注入のマスクとして使用したのちそのまま電極として
残置され、注入イオンに対する活性化処理として施され
る８００℃程度の高温アニールにさらされる。しかも、
上記高温アニール処理後も良好なショットキ接合特性を
保持することが要求される。
従来、上に述べたような電極材料としてＭ、Ｔｉｗ等の
高融点遷移金属、特にこれらの金属のシリサイドが使用
されてきた。
高融点遷移金属、特にこれらの金属のシリサイドが使用
されてきた。
発明者らは上記シリサイドと特性的に遜色がなく、しか
も形成が容易な高融点遷移金属を主成分とする金属のナ
イトライド、例えばタングステンナイトライド（ＶＮ）
が電極材料として優れることを提唱した。すなわち、上
記高融点遷移金属ナイトライドは熱的には非常に安定で
、８００℃程度の温度におけるアニール後でも良好なシ
ョットキ接合特性を示す。一般にこのような膜の比抵抗
は前記シリサイド同様にｌＸｌ０−’Ω・Ｑｍ程度で、
金属それ自体よりかなり高いという欠点がある。この欠
点はナイトライド層の上に比抵抗の小さな導電体層、例
えば一般に金属層特に金層を設けることにより克服され
る。一方、上記構造の電極は高温アニールすると金属層
や金層が変質して抵抗低減の意味をなさないという事態
が頻発することが判った。この対策としてナイトライド
層と金属層、特に金層の間の前記ナイトライドと異種の
高融点遷移金属ナイトライド層を介在させることによっ
て、上記の困難が大幅に改善されることを案出しすでに
提唱（特願昭５７−２２７０５７号）したところである
。
も形成が容易な高融点遷移金属を主成分とする金属のナ
イトライド、例えばタングステンナイトライド（ＶＮ）
が電極材料として優れることを提唱した。すなわち、上
記高融点遷移金属ナイトライドは熱的には非常に安定で
、８００℃程度の温度におけるアニール後でも良好なシ
ョットキ接合特性を示す。一般にこのような膜の比抵抗
は前記シリサイド同様にｌＸｌ０−’Ω・Ｑｍ程度で、
金属それ自体よりかなり高いという欠点がある。この欠
点はナイトライド層の上に比抵抗の小さな導電体層、例
えば一般に金属層特に金層を設けることにより克服され
る。一方、上記構造の電極は高温アニールすると金属層
や金層が変質して抵抗低減の意味をなさないという事態
が頻発することが判った。この対策としてナイトライド
層と金属層、特に金層の間の前記ナイトライドと異種の
高融点遷移金属ナイトライド層を介在させることによっ
て、上記の困難が大幅に改善されることを案出しすでに
提唱（特願昭５７−２２７０５７号）したところである
。
ところで、セルファライン構造のＦＥ、Ｔにおけるゲー
ト電極としてサブミクロン程度の微細パターン形成には
レジスト膜、場合によってはさらに絶縁膜、例えば５ｉ
０２膜をスペーサとするリフトオフ法が有効に使用され
ている。このようなリフトオフ工程ではレジストを使用
している関係で、導電膜の被着時にはできるだけ半導体
の温度が上昇しないように留意し、通常は基体に対し水
冷を施している。
ト電極としてサブミクロン程度の微細パターン形成には
レジスト膜、場合によってはさらに絶縁膜、例えば５ｉ
０２膜をスペーサとするリフトオフ法が有効に使用され
ている。このようなリフトオフ工程ではレジストを使用
している関係で、導電膜の被着時にはできるだけ半導体
の温度が上昇しないように留意し、通常は基体に対し水
冷を施している。
しかるに、リフトオフ法を用いたゲート電極の形成過程
で、ＧａＡｓ基体を水冷しながらＷＮからなる第１の導
電体層の上に、例えばタンタルナイトライド（丁ａＮ）
層とその上に積層された金（Ａｕ）層の２層からなる第
２の導電体層を被着したのち、リフトオフ法で微細パタ
ーンを形成する際に、電極が第１の導電体層のｗＮ層と
ＧａＡｓ基体との間で剥離したり、さらにＧａＡｓ基体
全面にキャップ膜として絶縁膜、好ましくはリン珪酸ガ
ラ入（ＰＳＧ）膜を堆積し、８００℃で高温アニールを
施すと、第２の導電体層特にＡｕ層の表面の変質、多数
の小孔の発生、キャップ膜との反応その他が起こり、微
細パターンが崩れ、比抵抗が増大するという事態がしば
しば起こるという重大な欠点のあることが判明した。
で、ＧａＡｓ基体を水冷しながらＷＮからなる第１の導
電体層の上に、例えばタンタルナイトライド（丁ａＮ）
層とその上に積層された金（Ａｕ）層の２層からなる第
２の導電体層を被着したのち、リフトオフ法で微細パタ
ーンを形成する際に、電極が第１の導電体層のｗＮ層と
ＧａＡｓ基体との間で剥離したり、さらにＧａＡｓ基体
全面にキャップ膜として絶縁膜、好ましくはリン珪酸ガ
ラ入（ＰＳＧ）膜を堆積し、８００℃で高温アニールを
施すと、第２の導電体層特にＡｕ層の表面の変質、多数
の小孔の発生、キャップ膜との反応その他が起こり、微
細パターンが崩れ、比抵抗が増大するという事態がしば
しば起こるという重大な欠点のあることが判明した。
この発明は叙上の従来技術の欠点を除去し、リフトオフ
法によって電極剥離がなくかつ、微細構造で高温アニー
ルに対して安定なナイトライド電極を備える半導体装置
の製造方法を提供する。
法によって電極剥離がなくかつ、微細構造で高温アニー
ルに対して安定なナイトライド電極を備える半導体装置
の製造方法を提供する。
この発明にかかる半導体装置の製造方法は、■−■族元
素間化合物の半導体装置を加熱しその主表面に高融点遷
移金属を主成分とする金属のナイトライドからなる第１
の導電体層を被着する工程、レジストパターンを形成し
、電極形成予定域の前記第１の導電体層を露出させる１
卑、前記第１の導電体層の露出部を含み半導体基体の全
主表面に第２の導電体層を被着する工程、前記電極形成
予定域以外の第２の導電体層をリフトオフ法により除去
する工程、および前記第２の導電体層をマスクにして第
１の導電体層にエツチングを施し一つの電極を形成する
工程を具備したことを特徴とするもので、電極の形成に
あたり第１の導電体層を被着するのにＧａＡｓ基体を昇
温させて施し、第２の導電体層をマスクにして第１の導
電体層をエッチング除去する改良点を備える。
素間化合物の半導体装置を加熱しその主表面に高融点遷
移金属を主成分とする金属のナイトライドからなる第１
の導電体層を被着する工程、レジストパターンを形成し
、電極形成予定域の前記第１の導電体層を露出させる１
卑、前記第１の導電体層の露出部を含み半導体基体の全
主表面に第２の導電体層を被着する工程、前記電極形成
予定域以外の第２の導電体層をリフトオフ法により除去
する工程、および前記第２の導電体層をマスクにして第
１の導電体層にエツチングを施し一つの電極を形成する
工程を具備したことを特徴とするもので、電極の形成に
あたり第１の導電体層を被着するのにＧａＡｓ基体を昇
温させて施し、第２の導電体層をマスクにして第１の導
電体層をエッチング除去する改良点を備える。
次にこの発明を１実施例としてセルファライン構造のＦ
ＥＴにおけるゲート電極の形成方法を図面を参照して説
明する。
ＥＴにおけるゲート電極の形成方法を図面を参照して説
明する。
まず、第１図に示すように半絶縁性ＧａＡｓ基体（１）
の一方の主面に矢印方向の例えばＳｉ原子をイオン注入
してＮ型注入層（１ａ）を形成する。
の一方の主面に矢印方向の例えばＳｉ原子をイオン注入
してＮ型注入層（１ａ）を形成する。
次に第２図に示すように、前記Ｎ型注入層（１ａ）の全
面に反応性スパッタ法で厚さ約１５００人のＷＮ層（］
、Ｏａ）を形成する。この１ｔｌＮ層（１０ａ）の形成
時にＧａＡｓ基体（１）を１５０〜３００°Ｃ程度の温
度範囲に加熱しておくことによって基体に対するＷＮ層
の密着が後に述べるように著るしく良好に得られる。
面に反応性スパッタ法で厚さ約１５００人のＷＮ層（］
、Ｏａ）を形成する。この１ｔｌＮ層（１０ａ）の形成
時にＧａＡｓ基体（１）を１５０〜３００°Ｃ程度の温
度範囲に加熱しておくことによって基体に対するＷＮ層
の密着が後に述べるように著るしく良好に得られる。
次に、第３図に示すように、ＷＮ層（１０ａ）の全面に
絶縁膜（２）、例えばＣＶ Ｄ ＳｉＯ２膜を約１００
人程度の厚さに堆積させたのち、写真蝕刻法でレジスト
膜（３）の例えばＡ Ｚ （Ｓｈｊ、ｐｌｅｙ社製）を
使用してゲート電極パターンを形成し、ついでレジスト
膜をマスクにして絶縁膜（２）にエツチングを施し、ゲ
ート電極形成予定域に開孔（４）を設けＷＮ層（１，０
ａ）の一部を露出させる。
絶縁膜（２）、例えばＣＶ Ｄ ＳｉＯ２膜を約１００
人程度の厚さに堆積させたのち、写真蝕刻法でレジスト
膜（３）の例えばＡ Ｚ （Ｓｈｊ、ｐｌｅｙ社製）を
使用してゲート電極パターンを形成し、ついでレジスト
膜をマスクにして絶縁膜（２）にエツチングを施し、ゲ
ート電極形成予定域に開孔（４）を設けＷＮ層（１，０
ａ）の一部を露出させる。
次に、第４図に示すように上述の如く形成されたＧａＡ
ｓ基体（１）をスパッタ装置内に配置し、これを水冷し
つつ層厚が４００人のＴａＮ層（２１ａ）、４０００人
のＡｕ層（２２ａ）からなる第２の導電体層（μ瞳）を
被着する。
ｓ基体（１）をスパッタ装置内に配置し、これを水冷し
つつ層厚が４００人のＴａＮ層（２１ａ）、４０００人
のＡｕ層（２２ａ）からなる第２の導電体層（μ瞳）を
被着する。
次に、第５図に示すように、リフトオフ法によってレジ
スト膜（３）、絶縁膜（２）を除去してゲートの半電極
（観）を形成する。
スト膜（３）、絶縁膜（２）を除去してゲートの半電極
（観）を形成する。
次に、第６図に示すように、例えばケミカルドライエツ
チング法（以降ＣＤＥ法と略称する）によってゲートの
半電極（観）をマスクにしてＷＮ層（１０Ｉ３）をエツ
チングして半電極（則）直下にのみ残したυＮ層（１０
ａ）と、その上の半電極（硯）とでゲート電極（観）を
形成する。ついで、ゲート電極（利）をマスクにしてシ
リコン原子をイオン注入してＳｉのＮ型注入層（１ｂ）
、 （ｌｃ）を形成する。
チング法（以降ＣＤＥ法と略称する）によってゲートの
半電極（観）をマスクにしてＷＮ層（１０Ｉ３）をエツ
チングして半電極（則）直下にのみ残したυＮ層（１０
ａ）と、その上の半電極（硯）とでゲート電極（観）を
形成する。ついで、ゲート電極（利）をマスクにしてシ
リコン原子をイオン注入してＳｉのＮ型注入層（１ｂ）
、 （ｌｃ）を形成する。
次に、第７図に示すように全面に厚さ４０００人のＣＶ
Ｄ ＰＳＧ膜（５）を堆積させたのち、アルゴンまたは
窒素気流中で約８００℃、１０分間程度の加熱によりア
ニールを施し注入イオンの活性化を行なったのち上記Ｐ
ＳＧ膜（５）を除去する。これでゲート電極（亜）にセ
ルファラインされたＮ中層（ｌｂ） 、 （ｌｃ）ノが
形成される。
Ｄ ＰＳＧ膜（５）を堆積させたのち、アルゴンまたは
窒素気流中で約８００℃、１０分間程度の加熱によりア
ニールを施し注入イオンの活性化を行なったのち上記Ｐ
ＳＧ膜（５）を除去する。これでゲート電極（亜）にセ
ルファラインされたＮ中層（ｌｂ） 、 （ｌｃ）ノが
形成される。
次に第８図に示すように尺１層（１ｂ）にソース電極（
６）、Ｎ中層（］Ｃ）にドレイン電極（７）を形成して
セルフアラインメントＦＥＴが完成する。
６）、Ｎ中層（］Ｃ）にドレイン電極（７）を形成して
セルフアラインメントＦＥＴが完成する。
上記実施例では第１の導電体層としてυＮ層、第２の導
電体層としてＴａＮ−Ａｕ層を例示したが、第１の導電
体層に他のナイトライド、例えばＴａＮ、 ＮｂＮにオ
ブナイトライト）、ＭｏＮ（モリブデンナイトライド）
等を、また、第２の導電体層のＴａＮにがえＴｉＮ （
チタンナイトライド）ｙ ＺｒＮ （ジルコニウムナイ
トライド）、ＷＮ等でもよい。
電体層としてＴａＮ−Ａｕ層を例示したが、第１の導電
体層に他のナイトライド、例えばＴａＮ、 ＮｂＮにオ
ブナイトライト）、ＭｏＮ（モリブデンナイトライド）
等を、また、第２の導電体層のＴａＮにがえＴｉＮ （
チタンナイトライド）ｙ ＺｒＮ （ジルコニウムナイ
トライド）、ＷＮ等でもよい。
なお、上記実施例ではセルフアライメント構造のＦＥＴ
におけるゲート電極を例に説明したが、ゲート電極形成
に限定されるものでなく、それを必要とするＩＣに広く
適用できることは本発明の く主旨から明らかである。
におけるゲート電極を例に説明したが、ゲート電極形成
に限定されるものでなく、それを必要とするＩＣに広く
適用できることは本発明の く主旨から明らかである。
また、半導体基体としてＧａＡｓを例に説明したが、他
の■−■族元素間化合物基体でもよいことは同様に明ら
かである。
の■−■族元素間化合物基体でもよいことは同様に明ら
かである。
この発明によれば、ＷＮ層の被着にあたって、ＧａＡｓ
基体を加熱して施すことにより、最終工程でゲート電極
はＧａＡｓ基体から剥離されることなく、かつ、Ａｕ層
を含めて特に異常は認められない強固な取着が達成され
た。叙上の効果は比較のためにＧａＡｓ基体を水冷を施
してＷＮ層を被着し、後の工程は同じに製造したものに
ついては、ｇｏｏ’ｃにて１゜分間施すアニール処理で
Ａｕ層がポールアップ状を示したり、茶褐色に変色する
などの変質が認められたことからも確認できた。
基体を加熱して施すことにより、最終工程でゲート電極
はＧａＡｓ基体から剥離されることなく、かつ、Ａｕ層
を含めて特に異常は認められない強固な取着が達成され
た。叙上の効果は比較のためにＧａＡｓ基体を水冷を施
してＷＮ層を被着し、後の工程は同じに製造したものに
ついては、ｇｏｏ’ｃにて１゜分間施すアニール処理で
Ａｕ層がポールアップ状を示したり、茶褐色に変色する
などの変質が認められたことからも確認できた。
叙上の如く、この発明の電極形成方法によれば、リフト
オフ法により電極剥離を生ぜず、かつ高温アニールに対
しても安定なナイトライド電極を具備した半導体装置の
製造方法を提供できる。
オフ法により電極剥離を生ぜず、かつ高温アニールに対
しても安定なナイトライド電極を具備した半導体装置の
製造方法を提供できる。
第１図ないし第８図はこの発明の半導体装置の製造方法
にかかり、第１はＧａＡｓ基体に対するＮ型注入層形成
工程の断面図、第２図はＷＮ層の被着工程を示す断面図
、第３図はリフトオフ用のパターン形成工程の断面図、
第４図はＴａＮ層、Ａｕ層被着工程の断面図、第５図は
ゲート電極形成工程の断面図、第６図は高濃度注入層形
成工程の断面図、第７図はＰＳＧ堆積工程の断面図、第
８図はソース、ドレイン電極形成工程の断面図である。 １・・・・・・・・・・ＧａＡｓ基体 ｌａ、 ｌｂ、 ｌｃ・・・・・・Ｎ型注入層６・・・
・・・・・・・ソース電極 ７・・・・・・・・・・ドレイン電極 １０・・・・・・・・・・第１の導電体層（ＷＮ層）迎
・・・・・・・・・・第２の導電体層による生電極２１
・・・・・・・・・・Ｔａ’ＴＱ層２２・・・・・・・
・・・Ａｕ層 並・・・・・・・・・・ゲート電極 代理人 弁理士 井 上 −男 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図
にかかり、第１はＧａＡｓ基体に対するＮ型注入層形成
工程の断面図、第２図はＷＮ層の被着工程を示す断面図
、第３図はリフトオフ用のパターン形成工程の断面図、
第４図はＴａＮ層、Ａｕ層被着工程の断面図、第５図は
ゲート電極形成工程の断面図、第６図は高濃度注入層形
成工程の断面図、第７図はＰＳＧ堆積工程の断面図、第
８図はソース、ドレイン電極形成工程の断面図である。 １・・・・・・・・・・ＧａＡｓ基体 ｌａ、 ｌｂ、 ｌｃ・・・・・・Ｎ型注入層６・・・
・・・・・・・ソース電極 ７・・・・・・・・・・ドレイン電極 １０・・・・・・・・・・第１の導電体層（ＷＮ層）迎
・・・・・・・・・・第２の導電体層による生電極２１
・・・・・・・・・・Ｔａ’ＴＱ層２２・・・・・・・
・・・Ａｕ層 並・・・・・・・・・・ゲート電極 代理人 弁理士 井 上 −男 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 （１，）ｍ−Ｖ族元素間化合物の半導体基体を加熱しそ
の主表面に高融点遷移金属を主成分とする金属のナイト
ライドからなる第１の導電体層を被着する工程、レジス
トパターンを形成し電極形成予定域の前記第１の導電体
層を露出させる工程、前記第１の導電体層の露出部を含
み半導体基体の全主表面に第２の導電体層を被着する工
程、前記電極形成予定域以外の第２の導電体層をリフト
オフ法により除去する工程、および前記第２の導電体層
をマスクにして第１の導電体層にエツチングを施し１つ
の電極を形成する工程を具備した半導体装置の製造方法
。 （２）ｍ−ｖ族元素間化合物の半導体基体の加熱温度範
囲が１５０〜３００℃であることを特徴とする特許請求
の範囲第１項に記載の半導体装置の製造方法。 （３）第１の導電体層がタングステンナイトライド層、
第２の導電体層が前記導電体からタンタルナイトライド
層、金層の順になることを特徴とする特許請求の範囲第
１項または第２項に記載の半導体装置の製造方法。 （４）第１の導電体層がタングステンナイトライド層、
第２の導電体層が前記導電体層からチタンナイトライド
層、金層の順になることを特徴とする特許請求の範囲第
１項または第２項に記載の半導体装置の製造方法。 （５）第１の導電体層に施すエツチングをケミカルドラ
イエツチング法で行なうことを特徴とする特許請求の範
囲第１項ないし第４項のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23055183A JPS60123026A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23055183A JPS60123026A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123026A true JPS60123026A (ja) | 1985-07-01 |
Family
ID=16909528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23055183A Pending JPS60123026A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2613134A1 (fr) * | 1987-03-24 | 1988-09-30 | Labo Electronique Physique | Dispositif semiconducteur du type transistor a effet de champ |
| WO2002052626A3 (de) * | 2000-12-22 | 2003-02-13 | United Monolithic Semiconduct | Verfahren zur herstellung eines mikroelektronischen bauelements und danach hergestelltes bauelement |
-
1983
- 1983-12-08 JP JP23055183A patent/JPS60123026A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2613134A1 (fr) * | 1987-03-24 | 1988-09-30 | Labo Electronique Physique | Dispositif semiconducteur du type transistor a effet de champ |
| WO2002052626A3 (de) * | 2000-12-22 | 2003-02-13 | United Monolithic Semiconduct | Verfahren zur herstellung eines mikroelektronischen bauelements und danach hergestelltes bauelement |
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