JPS61290775A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61290775A JPS61290775A JP13319285A JP13319285A JPS61290775A JP S61290775 A JPS61290775 A JP S61290775A JP 13319285 A JP13319285 A JP 13319285A JP 13319285 A JP13319285 A JP 13319285A JP S61290775 A JPS61290775 A JP S61290775A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｍ−ｖ族化合物半導体基板と、この■−■族
化合物半導体基板上に設けられているショットキーゲー
ト電極とをそれぞれ具備する半導体装置に関するもので
あって、ＧａＡｓ ＭＥ Ｓ Ｆ ＥＴに適用して最
適なものである。
化合物半導体基板上に設けられているショットキーゲー
ト電極とをそれぞれ具備する半導体装置に関するもので
あって、ＧａＡｓ ＭＥ Ｓ Ｆ ＥＴに適用して最
適なものである。
本発明は、ｍ−ｖ族化合物半導体基板と、このｍ−ｖ族
化合物半導体基板上に設けられているショットキーゲー
ト電極とをそれぞれ具備する半導体装置において、ショ
ットキーゲート電極を第１の高融点金属膜と高融点金属
ケイ化物膜と第２の高融点金属膜との三層構造にするこ
とにより、ショットキーゲート電極の耐熱性及び基板と
の密着性を向上させかつジョン、トキーゲート電極を低
抵抗化すると共に、ショットキー特性を良好にししかも
逆方向耐圧を高くすることを可能にしたものである。
化合物半導体基板上に設けられているショットキーゲー
ト電極とをそれぞれ具備する半導体装置において、ショ
ットキーゲート電極を第１の高融点金属膜と高融点金属
ケイ化物膜と第２の高融点金属膜との三層構造にするこ
とにより、ショットキーゲート電極の耐熱性及び基板と
の密着性を向上させかつジョン、トキーゲート電極を低
抵抗化すると共に、ショットキー特性を良好にししかも
逆方向耐圧を高くすることを可能にしたものである。
従来、ＧａＡｓ ＭＥＳＦＥＴのショットキーゲート
電極の材料としては、Ｗ、 Ｍｏ、 Ｔａ等の高融点金
属またはＷＳｉ等の高融点金属ケイ化物すなわちシリサ
イドが用いられている。
電極の材料としては、Ｗ、 Ｍｏ、 Ｔａ等の高融点金
属またはＷＳｉ等の高融点金属ケイ化物すなわちシリサ
イドが用いられている。
しかしながら、ショットキーゲート電極の材料として高
融点金属を用いた場合には、第１にＧａＡｓとの密着性
が良くないため、特に厚くした場合に熱処理時に基板か
らはがれてしまい、第２に熱処理時にＧａＡｓ中のＧａ
が高融点金属膜を通過して金属表面に偏析してしまい、
またその影響でＧａＡｓとの界面に好ましくない化合物
層が形成されてしまうという欠点がある。一方、ショッ
トキーゲート電極の材料として高融点金属のシリサイド
を用いた場合には、第１にＭＳｉ、 （Ｍ：高融点金
属）の組成Ｘによってショットキー特性（φｌ＋ｎ値）
が大きく変化してしまい、第２にＭ Ｓ ｉ、膜をスパ
ッタ法等によって形成する際にバッチ間での組成Ｘの制
御が難しく、第３に熱処理中にＭ Ｓ ｉ Ｘ中のＳｔ
がＧａＡｓ中に拡散してφ、及びｎ値のみならず、特に
逆方向耐圧を著しく低下させてしまう、第４に抵抗値が
高い（例えばＷ Ｓ ｉ ２の比抵抗は約５００μΩｃ
ｍ）という欠点がある。
融点金属を用いた場合には、第１にＧａＡｓとの密着性
が良くないため、特に厚くした場合に熱処理時に基板か
らはがれてしまい、第２に熱処理時にＧａＡｓ中のＧａ
が高融点金属膜を通過して金属表面に偏析してしまい、
またその影響でＧａＡｓとの界面に好ましくない化合物
層が形成されてしまうという欠点がある。一方、ショッ
トキーゲート電極の材料として高融点金属のシリサイド
を用いた場合には、第１にＭＳｉ、 （Ｍ：高融点金
属）の組成Ｘによってショットキー特性（φｌ＋ｎ値）
が大きく変化してしまい、第２にＭ Ｓ ｉ、膜をスパ
ッタ法等によって形成する際にバッチ間での組成Ｘの制
御が難しく、第３に熱処理中にＭ Ｓ ｉ Ｘ中のＳｔ
がＧａＡｓ中に拡散してφ、及びｎ値のみならず、特に
逆方向耐圧を著しく低下させてしまう、第４に抵抗値が
高い（例えばＷ Ｓ ｉ ２の比抵抗は約５００μΩｃ
ｍ）という欠点がある。
本発明は、従来技術が有する上述のような欠点九−挙に
是正した半導体装置を提供することを目的とする。
是正した半導体装置を提供することを目的とする。
本発明に係る半導体装置は、ｍ−ｖ族化合物半導体基板
（例えばｎ形ＧａＡｓ基板１）と、この■−■族化合物
半導体基板上に設けられているショットキーゲート電極
とをそれぞれ具備する半導体装置（例えばＧａＡｓ
ＭＥＳＦＥＴ）において、上記ショットキーゲート電極
が、上記ｍ−ｖ族化合物半導体基板上に設けられている
第１の高融点金属膜（例えばＷ膜２ａ）と、この第１の
高融点金属・膜上に設けられている高融点金属ケイ化物
膜（例えばＷ Ｓ ｉ ｚ膜３ａ）と１．この高融点金
属ケイ化物膜上に設けられている第２の高融点金属膜（
例えばＷ膜４ａ）とから成っている。
（例えばｎ形ＧａＡｓ基板１）と、この■−■族化合物
半導体基板上に設けられているショットキーゲート電極
とをそれぞれ具備する半導体装置（例えばＧａＡｓ
ＭＥＳＦＥＴ）において、上記ショットキーゲート電極
が、上記ｍ−ｖ族化合物半導体基板上に設けられている
第１の高融点金属膜（例えばＷ膜２ａ）と、この第１の
高融点金属・膜上に設けられている高融点金属ケイ化物
膜（例えばＷ Ｓ ｉ ｚ膜３ａ）と１．この高融点金
属ケイ化物膜上に設けられている第２の高融点金属膜（
例えばＷ膜４ａ）とから成っている。
以下本発明に係る半導体装置をＧａＡｓ ＭＥＳＦＥ
Ｔに適用した実施例につき図面を参照しながら説明する
。
Ｔに適用した実施例につき図面を参照しながら説明する
。
まず本発明の第１実施例につき説明する。
第１Ａ図に示すように、まず例えばＳｉが１．２×ｌ
Ｑ ｌ ’ｌ ｃｍ ４程度ドープされたｎ型ＧａＡｓ
基板ｌ上にスパッタ法により、膜厚ｔ、＝５００人のＷ
膜２、膜厚ｔ２＝５０Ｑ人のＷ Ｓ ｉ ！膜３及び膜
厚１３＝２４００人のＷ膜４を順次形成する。
Ｑ ｌ ’ｌ ｃｍ ４程度ドープされたｎ型ＧａＡｓ
基板ｌ上にスパッタ法により、膜厚ｔ、＝５００人のＷ
膜２、膜厚ｔ２＝５０Ｑ人のＷ Ｓ ｉ ！膜３及び膜
厚１３＝２４００人のＷ膜４を順次形成する。
次にこれらのＷ膜４、Ｗ Ｓ ｉ ２膜３及びＷ膜２の
所定部分を反応性イオンエツチング（ＲＩ Ｅ）等のド
ライエツチング法により順次エツチング除去して、第１
Ｂ図に示すように、所定形状のＷ膜４ａ、ＷＳｉ２膜３
ａ及びＷ膜２ａから成る三層構造のショットキーゲート
電極５を形成する。
所定部分を反応性イオンエツチング（ＲＩ Ｅ）等のド
ライエツチング法により順次エツチング除去して、第１
Ｂ図に示すように、所定形状のＷ膜４ａ、ＷＳｉ２膜３
ａ及びＷ膜２ａから成る三層構造のショットキーゲート
電極５を形成する。
次に第１Ｃ図に示すように、ＣＶＤ法により全面に例え
ば膜厚３０００人のＳｉＯ□膜６を形成した後、窒素雰
囲気中において例えば８００℃で１０分間熱処理する。
ば膜厚３０００人のＳｉＯ□膜６を形成した後、窒素雰
囲気中において例えば８００℃で１０分間熱処理する。
次に第１Ｄ図に示すように、ＳｉＯ□膜６の所定部分を
エツチング除去してｎ型ＧａＡｓ基板１の表面を部分的
に露出させた後、この露出した部分に例えば膜厚２００
０人のＡｕ−Ｇｅ／Ｎｉ膜から成るソース電極７及びド
レイン電極８ （オーミック電極）をショットキーゲー
ト電極５に対してセルファラインに形成して、目的とす
るＧａＡｓ ＭＥＳＦＥＴを完成させる。
エツチング除去してｎ型ＧａＡｓ基板１の表面を部分的
に露出させた後、この露出した部分に例えば膜厚２００
０人のＡｕ−Ｇｅ／Ｎｉ膜から成るソース電極７及びド
レイン電極８ （オーミック電極）をショットキーゲー
ト電極５に対してセルファラインに形成して、目的とす
るＧａＡｓ ＭＥＳＦＥＴを完成させる。
このようにして得られたＧａＡｓ Ｍ Ｅ Ｓ Ｆ
Ｅにおけるショットキーゲート電極５とｎ型ＧａＡｓ基
板１とから成るショットキー・バリア・ダイオードの１
−Ｖ特性を第２図に示す。この第２図からφ。
Ｅにおけるショットキーゲート電極５とｎ型ＧａＡｓ基
板１とから成るショットキー・バリア・ダイオードの１
−Ｖ特性を第２図に示す。この第２図からφ。
及びｎ値を求めた所、φ３は０．７１ Ｖと大きく、ま
たｎ値も１．１１と低い値が得られ、良好なショットキ
ー特性を示すことがわかる。しかもダイオードの逆方向
耐圧は、Ｗ Ｓ ｉ ｚでショットキーゲート電極を構
成した場合の２ｖに比べて約３倍大きい５．７■が得ら
れた。さらにショットキーゲート電極５の抵抗は、４０
０ｍΩ／口と低抵抗になっている（第３図参照）。
たｎ値も１．１１と低い値が得られ、良好なショットキ
ー特性を示すことがわかる。しかもダイオードの逆方向
耐圧は、Ｗ Ｓ ｉ ｚでショットキーゲート電極を構
成した場合の２ｖに比べて約３倍大きい５．７■が得ら
れた。さらにショットキーゲート電極５の抵抗は、４０
０ｍΩ／口と低抵抗になっている（第３図参照）。
このように、上述の第１実施例によれば、ショットキー
ゲート電極５を薄いＷ膜２ ａ −、ＷＳｉｚ膜３ａ及
び厚いＷ膜４ａにより構成しているので、上述のように
ショットキー特性が良好で逆方向耐圧も高くしかも低抵
抗のショットキーゲート電極５を得ることができ、従っ
て特性の良好なＧａＡｓＭＥＳＦＥＴを提供することが
できる。のみならず、ｎ型ＧａＡｓ基板１に接して形成
されているＷ膜２ａの膜厚は５００人と薄いため、密着
性が良好であり、従って従来のように熱処理時にはがれ
が生ずることがない。
ゲート電極５を薄いＷ膜２ ａ −、ＷＳｉｚ膜３ａ及
び厚いＷ膜４ａにより構成しているので、上述のように
ショットキー特性が良好で逆方向耐圧も高くしかも低抵
抗のショットキーゲート電極５を得ることができ、従っ
て特性の良好なＧａＡｓＭＥＳＦＥＴを提供することが
できる。のみならず、ｎ型ＧａＡｓ基板１に接して形成
されているＷ膜２ａの膜厚は５００人と薄いため、密着
性が良好であり、従って従来のように熱処理時にはがれ
が生ずることがない。
またこのＷ膜２ａにより、熱処理時にＷ Ｓ ｉ ｚ膜
３ａ中のＳｉがｎ型ＧａＡｓ基ＩｒＦｊ、１中に拡散す
るのが防止される。またＷ Ｓ ｉ ２膜３ａによって
ｎ型ＧａＡｓ基板１中のＧａがＷ膜２ａを通過して電極
表面に偏析するのが防止される。
３ａ中のＳｉがｎ型ＧａＡｓ基ＩｒＦｊ、１中に拡散す
るのが防止される。またＷ Ｓ ｉ ２膜３ａによって
ｎ型ＧａＡｓ基板１中のＧａがＷ膜２ａを通過して電極
表面に偏析するのが防止される。
さらにまた、ショットキー特性は、ｎ型ＧａＡｓ基板１
と直接接しているＷ膜２ａによって実質的に決定される
ので、ショットキーゲート電極５をＭＳｉＸで構成した
場合のよう組成Ｘによってショットキー特性が変化した
り、スパッタ時にバッチ間での組成Ｘの制御が難しいと
いう問題が解決される。
と直接接しているＷ膜２ａによって実質的に決定される
ので、ショットキーゲート電極５をＭＳｉＸで構成した
場合のよう組成Ｘによってショットキー特性が変化した
り、スパッタ時にバッチ間での組成Ｘの制御が難しいと
いう問題が解決される。
のみならず、ショットキーゲート電極５を上述のように
１Ω／口以下の低抵抗とすることができるので、上述の
第１実施例によるＧａＡｓ Ｍ Ｅ Ｓ ＦＥＴは、
ディジタルＩＣのみから成るリニアＩＣへの応用も可能
となる。またショットキーゲート電極５とｎ型ＧａＡｓ
基板１とから成るダイオードの逆方向耐圧が上述のよう
に高いので、印加可能なゲート電圧の範囲を従来に比べ
て広くすることができる。さらにまた、ショットキーゲ
ート電極５を三層構造としているので、Ｗ膜２ ａ −
、ＷＳＩＺ ３ａ及びＷ膜４ａのそれぞれを適当な形状
に加工することにより、所望の形状のショットキーゲー
ト電極５を得ることが可能である。
１Ω／口以下の低抵抗とすることができるので、上述の
第１実施例によるＧａＡｓ Ｍ Ｅ Ｓ ＦＥＴは、
ディジタルＩＣのみから成るリニアＩＣへの応用も可能
となる。またショットキーゲート電極５とｎ型ＧａＡｓ
基板１とから成るダイオードの逆方向耐圧が上述のよう
に高いので、印加可能なゲート電圧の範囲を従来に比べ
て広くすることができる。さらにまた、ショットキーゲ
ート電極５を三層構造としているので、Ｗ膜２ ａ −
、ＷＳＩＺ ３ａ及びＷ膜４ａのそれぞれを適当な形状
に加工することにより、所望の形状のショットキーゲー
ト電極５を得ることが可能である。
またショットキーゲート電極５をいずれも高融点である
Ｗ膜２ａ、４ａ及びＷ Ｓ ｉ ２膜３ａで構成してい
るので、耐熱性が良好であり、従って高温プロセスに適
合するものである。
Ｗ膜２ａ、４ａ及びＷ Ｓ ｉ ２膜３ａで構成してい
るので、耐熱性が良好であり、従って高温プロセスに適
合するものである。
次に本発明の第２実施例につき説明する。
この第２実施例においては、第１Ａ図に示すＷ Ｓ ｉ
２膜３の代わりに膜厚５００人のＷ、Ｓｉ３膜を形成
し、また第１Ｃ図に示すＳｉＯ□膜６形成後に行う熱処
理を赤外線フラッシュアニール法を用いて８５０°Ｃ１
１０秒間の条件で行うことを除いて、第１実施例と同様
の方法によりＧａＡｓ ＭＥＳＦＥＴを製造する。
２膜３の代わりに膜厚５００人のＷ、Ｓｉ３膜を形成
し、また第１Ｃ図に示すＳｉＯ□膜６形成後に行う熱処
理を赤外線フラッシュアニール法を用いて８５０°Ｃ１
１０秒間の条件で行うことを除いて、第１実施例と同様
の方法によりＧａＡｓ ＭＥＳＦＥＴを製造する。
このようにして得られたＧａＡｓ ＭＥ Ｓ Ｆ Ｅ
Ｔにおけるショットキーゲート電極５とｎ型ＧａＡｓ基
板１とから成るショットキー・バリア・ダイオードのＩ
−Ｖ特性を第４図に示す。この第４図からφ。
Ｔにおけるショットキーゲート電極５とｎ型ＧａＡｓ基
板１とから成るショットキー・バリア・ダイオードのＩ
−Ｖ特性を第４図に示す。この第４図からφ。
＝０．７２Ｖ、ｎ＝１．１２が求められ、良好なショッ
トキー特性を示すことが判明した。またｎ型ＧａＡｓ基
板１の面内におけるφ８及びｎ値のばらつきも小さかっ
た。さらにダイオードの逆方向耐圧は第５図から明らか
なように約５．５ｖと大きく、またショットキーゲート
電極５の抵抗も４００ｍΩ／口と低抵抗であった。
トキー特性を示すことが判明した。またｎ型ＧａＡｓ基
板１の面内におけるφ８及びｎ値のばらつきも小さかっ
た。さらにダイオードの逆方向耐圧は第５図から明らか
なように約５．５ｖと大きく、またショットキーゲート
電極５の抵抗も４００ｍΩ／口と低抵抗であった。
このように、上述の第２実施例によれば、ショットキー
ゲート電極５をＷ膜２ ａ 、 Ｗ３Ｓｉ１膜及びＷ膜
４ａにより構成しているので、ショットキー特性が良好
でしかも基板面内における特性のばらつきが少ないのみ
ならず、逆方向耐圧も高くかつ低抵抗のショットキーゲ
ート電極５を得ることができ、従って特性の良好なＧａ
Ａｓ ＭＥＳＦＥＴを提供することができる。これに
加えて、第１実施例で述べたと同様な種々の利点がある
。
ゲート電極５をＷ膜２ ａ 、 Ｗ３Ｓｉ１膜及びＷ膜
４ａにより構成しているので、ショットキー特性が良好
でしかも基板面内における特性のばらつきが少ないのみ
ならず、逆方向耐圧も高くかつ低抵抗のショットキーゲ
ート電極５を得ることができ、従って特性の良好なＧａ
Ａｓ ＭＥＳＦＥＴを提供することができる。これに
加えて、第１実施例で述べたと同様な種々の利点がある
。
以上本発明の実施例につき説明したが、本発明は上述の
２つの実施例に限定されるものではなく、本発明の技術
的思想に基づく種々の変形が可能である。例えば、ショ
ットキーゲート電極５を構成するＷ膜２ａ、４ａ及びＷ
Ｓ ｉ Ｚ膜３ａまたはＷ５Ｓｉ３膜の膜厚は上述の
２つの実施例で用いた数値に限定されるものではなく、
必要に応じて変更可能である。また上述の２つの実施例
におけるＷ膜２ａ。
２つの実施例に限定されるものではなく、本発明の技術
的思想に基づく種々の変形が可能である。例えば、ショ
ットキーゲート電極５を構成するＷ膜２ａ、４ａ及びＷ
Ｓ ｉ Ｚ膜３ａまたはＷ５Ｓｉ３膜の膜厚は上述の
２つの実施例で用いた数値に限定されるものではなく、
必要に応じて変更可能である。また上述の２つの実施例
におけるＷ膜２ａ。
４ａの代わりにＭｏ等の他の種類の高融点金属膜を用い
てもよく、同様にＷ Ｓ ｉ ！膜３ａ及びＷ５Ｓｉ３
膜の代わりにＭｏシリサイドその他の高融点金属ケイ化
物膜を用いてもよい。
てもよく、同様にＷ Ｓ ｉ ！膜３ａ及びＷ５Ｓｉ３
膜の代わりにＭｏシリサイドその他の高融点金属ケイ化
物膜を用いてもよい。
さらに上述の２つの実施例においては、基板としてｎ型
ＧａＡｓ基板１を用いているが、必要に応じて他の種類
のｍ−ｖ族化合物半導体基板を用いてもよい。また５ｉ
ｎ２膜６の形成後に行う熱処理の方法及び条件は必要に
応じて変更可能である。
ＧａＡｓ基板１を用いているが、必要に応じて他の種類
のｍ−ｖ族化合物半導体基板を用いてもよい。また５ｉ
ｎ２膜６の形成後に行う熱処理の方法及び条件は必要に
応じて変更可能である。
本発明に係る半導体装置によれば、ショットキーゲート
電極の耐熱性及び基板との密着性が優れしかもショット
キーゲート電極が低抵抗であると共に、ショットキー特
性が良好でかつ逆方向耐圧も良好である。のみならず、
半導体装置の製造工程において行う熱処理によるゲート
電極材料と基板との反応を効果的に防止することができ
る。従って、特性が良好で高温プロセスにも適合した半
導体装置を提供することができる。
電極の耐熱性及び基板との密着性が優れしかもショット
キーゲート電極が低抵抗であると共に、ショットキー特
性が良好でかつ逆方向耐圧も良好である。のみならず、
半導体装置の製造工程において行う熱処理によるゲート
電極材料と基板との反応を効果的に防止することができ
る。従って、特性が良好で高温プロセスにも適合した半
導体装置を提供することができる。
第１Ａ図〜第１Ｄ図は本発明の第１実施例によるＧａＡ
ｓ ＭＥＳＦＥＴの製造方法の一例を工程順に示す断
面図、第２図は第１Ｄ図に示すＧａＡｓ ＭＥＳＦＥ
Ｔにおけるショットキーゲート電極とｎ型ＧａＡｓ基板
とから成るショットキー・バリア・ダイオードのＩ−Ｖ
特性を示すグラフ、第３図はショットキーゲート電極を
構成するＷの合計膜厚（ｔ＋＋ｔｚ）とシート抵抗ρ６
との関係を示すグラフ、第４図は本発明の第２実施例に
ょるＧａＡｓＭＥ Ｓ Ｆ ＥＴにおけるショットキー
ゲート電極とｎ型ＧａＡｓ基板とから成るショットキー
・バリア・ダイオードのＩ−Ｖ特性を示すグラフ、第５
図はショットキーゲート電極を構成する第１層のＷ膜の
膜厚ｔ、とダイオードの逆方向耐圧Ｖ、との関係を示す
グラフである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−− ｎ型ＧａＡｓ基板２
．４・−・−−−−−−−−Ｗ膜 ３・−・−・−・−・・・・Ｗ、Ｓ ｉ ２膜５−−−
−−−−−−−−−−一〜〜・・ショットキーゲート電
極７−−−−−−・・・−・−一〜−−・ソース電極８
・・−・・−・・−・・・・ ドレイン電極である。
ｓ ＭＥＳＦＥＴの製造方法の一例を工程順に示す断
面図、第２図は第１Ｄ図に示すＧａＡｓ ＭＥＳＦＥ
Ｔにおけるショットキーゲート電極とｎ型ＧａＡｓ基板
とから成るショットキー・バリア・ダイオードのＩ−Ｖ
特性を示すグラフ、第３図はショットキーゲート電極を
構成するＷの合計膜厚（ｔ＋＋ｔｚ）とシート抵抗ρ６
との関係を示すグラフ、第４図は本発明の第２実施例に
ょるＧａＡｓＭＥ Ｓ Ｆ ＥＴにおけるショットキー
ゲート電極とｎ型ＧａＡｓ基板とから成るショットキー
・バリア・ダイオードのＩ−Ｖ特性を示すグラフ、第５
図はショットキーゲート電極を構成する第１層のＷ膜の
膜厚ｔ、とダイオードの逆方向耐圧Ｖ、との関係を示す
グラフである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−− ｎ型ＧａＡｓ基板２
．４・−・−−−−−−−−Ｗ膜 ３・−・−・−・−・・・・Ｗ、Ｓ ｉ ２膜５−−−
−−−−−−−−−−一〜〜・・ショットキーゲート電
極７−−−−−−・・・−・−一〜−−・ソース電極８
・・−・・−・・−・・・・ ドレイン電極である。
Claims (1)
- 【特許請求の範囲】 III−Ｖ族化合物半導体基板と、このIII−Ｖ族化合物
半導体基板上に設けられているショットキーゲート電極
とをそれぞれ具備する半導体装置において、 上記ショットキーゲート電極が、上記III−Ｖ族化合物
半導体基板上に設けられている第１の高融点金属膜と、
この第１の高融点金属膜上に設けられている高融点金属
ケイ化物膜と、この高融点金属ケイ化物膜上に設けられ
ている第２の高融点金属膜とから成ることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13319285A JPS61290775A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13319285A JPS61290775A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290775A true JPS61290775A (ja) | 1986-12-20 |
Family
ID=15098856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13319285A Pending JPS61290775A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290775A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| US5631479A (en) * | 1995-04-26 | 1997-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with laminated refractory metal schottky barrier gate electrode |
| WO2013133953A1 (en) * | 2012-03-07 | 2013-09-12 | Cree, Inc. | Schottky contact |
| US9202703B2 (en) | 2012-11-05 | 2015-12-01 | Cree, Inc. | Ni-rich Schottky contact |
-
1985
- 1985-06-19 JP JP13319285A patent/JPS61290775A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| US5631479A (en) * | 1995-04-26 | 1997-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with laminated refractory metal schottky barrier gate electrode |
| WO2013133953A1 (en) * | 2012-03-07 | 2013-09-12 | Cree, Inc. | Schottky contact |
| US9640627B2 (en) | 2012-03-07 | 2017-05-02 | Cree, Inc. | Schottky contact |
| US9202703B2 (en) | 2012-11-05 | 2015-12-01 | Cree, Inc. | Ni-rich Schottky contact |
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