JPH0226790B2 - - Google Patents
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- JPH0226790B2 JPH0226790B2 JP57018668A JP1866882A JPH0226790B2 JP H0226790 B2 JPH0226790 B2 JP H0226790B2 JP 57018668 A JP57018668 A JP 57018668A JP 1866882 A JP1866882 A JP 1866882A JP H0226790 B2 JPH0226790 B2 JP H0226790B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は化合物半導体装置のオーミツク接触電
極の構成に関す。
極の構成に関す。
(b) 技術の背景
半導体装置について、オーミツク電極を形成す
る工程は必要不可欠である。しかもオーミツク電
極の性能が半導体装置の性能に直接影響するた
め、電極材料の選択、形成技術は甚だ重要な問題
である。
る工程は必要不可欠である。しかもオーミツク電
極の性能が半導体装置の性能に直接影響するた
め、電極材料の選択、形成技術は甚だ重要な問題
である。
半導体材料として化合物半導体が用いられる場
合には、シリコン（Si）のような単一元素と異な
り、オーミツク電極を形成する技術は、それらの
伝導形によつても電極材料が変わり問題を難しく
している。
合には、シリコン（Si）のような単一元素と異な
り、オーミツク電極を形成する技術は、それらの
伝導形によつても電極材料が変わり問題を難しく
している。
−族化合物半導体、例えばGaAs半導体装
置の電極金属としては、通常銀（Ag）または金
（Au）をベースにした合金が用いられている。一
般にAgベースの合金は付着力に優れるが、ボン
デイングに難点があり、Auベースの合金は蒸着、
合金等が容易で微細加工性が良く、再現性、信頼
性に優れ、ボンデイングも容易であるが、付着力
に問題を生じ易い。電極金属の代表的な例として
は、ｎ−GaAsに対して、AuGe、AuGe／Ni等、
ｐ−GaAsに対してAgZn、AuBe等があげられる
が、GeもしくはZn、Beは夫々n+層もしくはp+層
を形成するための添加物として用いられている。
置の電極金属としては、通常銀（Ag）または金
（Au）をベースにした合金が用いられている。一
般にAgベースの合金は付着力に優れるが、ボン
デイングに難点があり、Auベースの合金は蒸着、
合金等が容易で微細加工性が良く、再現性、信頼
性に優れ、ボンデイングも容易であるが、付着力
に問題を生じ易い。電極金属の代表的な例として
は、ｎ−GaAsに対して、AuGe、AuGe／Ni等、
ｐ−GaAsに対してAgZn、AuBe等があげられる
が、GeもしくはZn、Beは夫々n+層もしくはp+層
を形成するための添加物として用いられている。
(c) 従来技術と問題点
ｎ−GaAs半導体にオーミツク電極を形成する
代表的方法は、ｎ−GaAs半導体面上に蒸着法も
しくはスパツタ法によつてAuGe層を形成し、合
金化のための熱処理を施す方法である。
代表的方法は、ｎ−GaAs半導体面上に蒸着法も
しくはスパツタ法によつてAuGe層を形成し、合
金化のための熱処理を施す方法である。
この熱処理において、AuGeのGaAsに対する
ぬれ特性が低いためにAuGeが島状になる
（balling）傾向がある。これを防止してAuGeが
GaAsに対して緊密に接触し合金を形成すること
を目的としてAuGe層上にNiもしくはPt層を重畳
することも既に広く知られている。
ぬれ特性が低いためにAuGeが島状になる
（balling）傾向がある。これを防止してAuGeが
GaAsに対して緊密に接触し合金を形成すること
を目的としてAuGe層上にNiもしくはPt層を重畳
することも既に広く知られている。
しかしながら、前記のｎ−GaAs半導体面上に
設けたAuGe電極もしくはAuGe／Ni電極上にAu
層を形成する場合においては、これらのAuGe層
もしくはAuGe／Ni層を介してGa、As及びAuの
拡散が際限なく行われて、合金化すなわちオーミ
ツク接合深さの一様性が悪く、オーミツク接触抵
抗値が大きくかつその再現性が悪い。
設けたAuGe電極もしくはAuGe／Ni電極上にAu
層を形成する場合においては、これらのAuGe層
もしくはAuGe／Ni層を介してGa、As及びAuの
拡散が際限なく行われて、合金化すなわちオーミ
ツク接合深さの一様性が悪く、オーミツク接触抵
抗値が大きくかつその再現性が悪い。
(d) 発明の目的
本発明は、GaAs半導体上に配設されるオーミ
ツク接触電極に関して、該電極上に金属層を重畳
した場合において、該GaAs半導体を構成する元
素の拡散を防止して、安定して低い接触抵抗値が
再現性良く形成される半導体装置を提供すること
を目的とする。
ツク接触電極に関して、該電極上に金属層を重畳
した場合において、該GaAs半導体を構成する元
素の拡散を防止して、安定して低い接触抵抗値が
再現性良く形成される半導体装置を提供すること
を目的とする。
(e) 発明の構成
一導電型GaAs半導体上に、Auと一導電型不純
物を含む合金層、高融点金属シリサイド層、Au
層が順次堆積され合金化されたオーミツク接触電
極が形成されている半導体装置であつて、前記高
融点金属シリサイドが、TixWySiz、MoSix、
TaSix、WSixのいずれか一つであることを特徴
とする半導体装置によつて達成される。
物を含む合金層、高融点金属シリサイド層、Au
層が順次堆積され合金化されたオーミツク接触電
極が形成されている半導体装置であつて、前記高
融点金属シリサイドが、TixWySiz、MoSix、
TaSix、WSixのいずれか一つであることを特徴
とする半導体装置によつて達成される。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第１図乃至第６図は本発明のGaAs電界効果ト
ランジスタのソース・ドレイン電極についての実
施例を示す断面図である。
ランジスタのソース・ドレイン電極についての実
施例を示す断面図である。
第１図に示す如く、クロム（Cr）をドープし
たGaAs半絶縁性基板１に、厚さ例えば600nｍの
二酸化シリコン（SiO2）膜２を形成し、これを
通常の技法でパターニングし、窓２ａを形成す
る。
たGaAs半絶縁性基板１に、厚さ例えば600nｍの
二酸化シリコン（SiO2）膜２を形成し、これを
通常の技法でパターニングし、窓２ａを形成す
る。
次いで、イオン注入法を適用し、加速電圧
175KV程度において、ドーズ量2.6×1012cm-2程
度にシリコン（Si）を注入する。
175KV程度において、ドーズ量2.6×1012cm-2程
度にシリコン（Si）を注入する。
第２図に示す如く、SiO2膜２を除去してから、
新たに厚さ例えば100nｍ程度のSiO2膜（図示を
省略）を形成し、温度800℃、時間15分間程度の
熱処理を施すことにより、図示のようなｎ型領域
３を得る。なお、外方拡散を防止するために後か
ら形成したSiO2膜は前記熱処理終了後除去する。
新たに厚さ例えば100nｍ程度のSiO2膜（図示を
省略）を形成し、温度800℃、時間15分間程度の
熱処理を施すことにより、図示のようなｎ型領域
３を得る。なお、外方拡散を防止するために後か
ら形成したSiO2膜は前記熱処理終了後除去する。
なお、以上説明した選択的イオン注入法によつ
てｎ型領域３を形成する方法に代えて、周知の如
く、半絶縁性基板上にエピタキシヤル法によつて
ｎ形層を形成してもよい。
てｎ型領域３を形成する方法に代えて、周知の如
く、半絶縁性基板上にエピタキシヤル法によつて
ｎ形層を形成してもよい。
第３図に示す如く、TiWSi合金、例えば
（Ti0.3W0.7）Si2からなる合金をスパツタ法にて被
着して厚さ例えば600nｍの合金膜を形成し、こ
れを、CF4＋O2（５％）からなるエツチヤントを
使用するドライエツチング法にてパターニングし
てゲート電極４を形成する。
（Ti0.3W0.7）Si2からなる合金をスパツタ法にて被
着して厚さ例えば600nｍの合金膜を形成し、こ
れを、CF4＋O2（５％）からなるエツチヤントを
使用するドライエツチング法にてパターニングし
てゲート電極４を形成する。
第４図に示す如く、SiO2膜５を形成し、それ
をパターニングして窓５ａを形成し、ゲート電極
４及びSiO2膜５をマスクとして、イオン注入法
を適用し、加速電圧175KV程度において、ドー
ス量を1.7×1013cm-2程度にSiを注入する。
をパターニングして窓５ａを形成し、ゲート電極
４及びSiO2膜５をマスクとして、イオン注入法
を適用し、加速電圧175KV程度において、ドー
ス量を1.7×1013cm-2程度にSiを注入する。
第５図に示す如く、SiO2膜５を除去してから、
新たに厚さ例えば100nｍ程度のSiO2膜（図示を
省略）を形成し、温度800℃、時間15分間程度の
熱処理を実施することにより、図示のようなn+
型領域６及び６′が形成される。なお熱処理終了
後SiO2膜を除去する。
新たに厚さ例えば100nｍ程度のSiO2膜（図示を
省略）を形成し、温度800℃、時間15分間程度の
熱処理を実施することにより、図示のようなn+
型領域６及び６′が形成される。なお熱処理終了
後SiO2膜を除去する。
このようにして形成したn+型領域６及び６′の
キヤリア濃度は最大部分で１×1018cm-3、ｎ型領
域３のキヤリア濃度は最大部分で１×1017cm-3で
あつた。
キヤリア濃度は最大部分で１×1018cm-3、ｎ型領
域３のキヤリア濃度は最大部分で１×1017cm-3で
あつた。
次いで第６図に示す如く、n+型領域６及び
６′上にそれぞれ本発明の特徴とする電極を形成
する。本実施例において該電極の形成は、まず
AuGe層７及び７′をスパツタ法にて厚さ20nｍ程
度被着し、続いて（Ti0.3W0.7）Si2からなる合金
層８及び８′をスパツタ法にて厚さ200nｍ程度被
着した。なお本実施例においては、前記本発明の
目的からAuGe／（Ti0.3W0.7）Si2よりなる電極層
７及び８並びに７′及び８′上に厚さ200nｍ程度
のAu層９及び９′をも引続いてスパツタ法により
形成した。
６′上にそれぞれ本発明の特徴とする電極を形成
する。本実施例において該電極の形成は、まず
AuGe層７及び７′をスパツタ法にて厚さ20nｍ程
度被着し、続いて（Ti0.3W0.7）Si2からなる合金
層８及び８′をスパツタ法にて厚さ200nｍ程度被
着した。なお本実施例においては、前記本発明の
目的からAuGe／（Ti0.3W0.7）Si2よりなる電極層
７及び８並びに７′及び８′上に厚さ200nｍ程度
のAu層９及び９′をも引続いてスパツタ法により
形成した。
これらの層をパターニングし、温度450℃１分
間の熱処理を施すことにより一様な合金面を得、
オーミツク接触抵抗率１×10-6ohm−cm-2が再現
性良く得られた。この結果はGaAs電界効果トラ
ンジスタのソース・ドレイン電極として、前記従
来技術による問題点を解決するものである。
間の熱処理を施すことにより一様な合金面を得、
オーミツク接触抵抗率１×10-6ohm−cm-2が再現
性良く得られた。この結果はGaAs電界効果トラ
ンジスタのソース・ドレイン電極として、前記従
来技術による問題点を解決するものである。
なお、高融点金属シリサイドとして、前記
（Ti0.3W0.7）Si2とは組成比の異なるTiWSi合金、
もしくはMoSix、TaSixもしくはWSix等を用い
ても同等の効果を得ることができる。
（Ti0.3W0.7）Si2とは組成比の異なるTiWSi合金、
もしくはMoSix、TaSixもしくはWSix等を用い
ても同等の効果を得ることができる。
(g) 発明の効果
本発明は、GaAs半導体上に配設されるオーミ
ツク接触電極が、高融点金属シリサイド層を含ん
でなることにより、該電極上に金属層を重畳した
場合においても、該GaAs半導体を構成する元素
の拡散を防止して、安定して低い接触抵抗値が再
現性良く形成される半導体装置を提供するもので
あつて、GaAs半導体装置の特性及び信頼度の向
上に大きい効果を与える。
ツク接触電極が、高融点金属シリサイド層を含ん
でなることにより、該電極上に金属層を重畳した
場合においても、該GaAs半導体を構成する元素
の拡散を防止して、安定して低い接触抵抗値が再
現性良く形成される半導体装置を提供するもので
あつて、GaAs半導体装置の特性及び信頼度の向
上に大きい効果を与える。
第１図乃至第６図は本発明の実施例を示す断面
図である。 図において、１はGaAs半絶縁性基板、２は
SiO2膜、２ａはSiO2膜２に形成された窓、３は
ｎ型領域、４はシヨツトキゲート電極、５は
SiO2膜、５ａはSiO2膜５に形成された窓、６及
び６′はn+型領域、７及び７′はAuGe層、８及び
８′はTiWSi層、９及び９′はAu層を示す。
図である。 図において、１はGaAs半絶縁性基板、２は
SiO2膜、２ａはSiO2膜２に形成された窓、３は
ｎ型領域、４はシヨツトキゲート電極、５は
SiO2膜、５ａはSiO2膜５に形成された窓、６及
び６′はn+型領域、７及び７′はAuGe層、８及び
８′はTiWSi層、９及び９′はAu層を示す。
Claims (1)
- 【特許請求の範囲】 １ 一導電型GaAs半導体上に、Auと一導電型不
純物を含む合金層、高融点金属シリサイド層、
Au層が順次堆積され合金化されたオーミツク接
触電極が形成されている半導体装置であつて、 前記高融点金属シリサイドが、TixWySiz、
MoSix、TaSix、WSixのいずれか一つであること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1866882A JPS58135668A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1866882A JPS58135668A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135668A JPS58135668A (ja) | 1983-08-12 |
| JPH0226790B2 true JPH0226790B2 (ja) | 1990-06-12 |
Family
ID=11977980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1866882A Granted JPS58135668A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135668A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121174A (en) * | 1987-10-23 | 1992-06-09 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US5422307A (en) * | 1992-03-03 | 1995-06-06 | Sumitomo Electric Industries, Ltd. | Method of making an ohmic electrode using a TiW layer and an Au layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021225A (ja) * | 1973-06-29 | 1975-03-06 |
-
1982
- 1982-02-08 JP JP1866882A patent/JPS58135668A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021225A (ja) * | 1973-06-29 | 1975-03-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58135668A (ja) | 1983-08-12 |
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