JPS6173326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6173326A JPS6173326A JP59194650A JP19465084A JPS6173326A JP S6173326 A JPS6173326 A JP S6173326A JP 59194650 A JP59194650 A JP 59194650A JP 19465084 A JP19465084 A JP 19465084A JP S6173326 A JPS6173326 A JP S6173326A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分計〕 ゛
本発明は半導体装置の製造技術に関するものである。
スイッチング用のダイオード等においては、スイッチン
グ時間を短縮するため、たとえば金（Ａｕ）をライフタ
イムキラーとして半導体中に拡散している。
グ時間を短縮するため、たとえば金（Ａｕ）をライフタ
イムキラーとして半導体中に拡散している。
そのための工程としては、まずＮ型シリコン（Ｓｉ）ｉ
板を表面酸化し、通常のホ） １７ソグラフイ技術１選
択拡散技術を用いてＰ型頭域を形成する。その後、Ｓｉ
基板の裏面に形成された酸化膜を除去し、金の薄膜を蒸
着法により被着形成する。
板を表面酸化し、通常のホ） １７ソグラフイ技術１選
択拡散技術を用いてＰ型頭域を形成する。その後、Ｓｉ
基板の裏面に形成された酸化膜を除去し、金の薄膜を蒸
着法により被着形成する。
そして、金の濃度が所望の値になるような温度で熱処理
し、Ｓｉ基板中に金を拡散させる。次いで、Ｐ型領域内
の酸化膜を選択的に除去して表面電極と裏面電極を形成
する。
し、Ｓｉ基板中に金を拡散させる。次いで、Ｐ型領域内
の酸化膜を選択的に除去して表面電極と裏面電極を形成
する。
しかしながら、この技術では、金をＳｉ基板中に拡散し
た時に過剰な金はｐｎ接合部干ＳＬ基板の表裏部分、５
ｉ−３ｉＯ□界面に析出するため、特に不純物濃度の高
いＰ型頭域の５ｉ−８ｉＯｚ界面の近傍に析出した金に
よりコンタクトのホトエツチング後の電極コンタクト特
性にばらつきを生じ易く、表面電極を電解めっき等で形
成する工程でバンプ形成の異常等が生じ易いことが本発
明者によって見い出された。
た時に過剰な金はｐｎ接合部干ＳＬ基板の表裏部分、５
ｉ−３ｉＯ□界面に析出するため、特に不純物濃度の高
いＰ型頭域の５ｉ−８ｉＯｚ界面の近傍に析出した金に
よりコンタクトのホトエツチング後の電極コンタクト特
性にばらつきを生じ易く、表面電極を電解めっき等で形
成する工程でバンプ形成の異常等が生じ易いことが本発
明者によって見い出された。
なお、ダイオード等の製造については、工業調査会昭和
５５年４月１日発行「電子材料 １９８０年４月号」の
Ｐ６５〜Ｐ８７に詳しく説明されている。
５５年４月１日発行「電子材料 １９８０年４月号」の
Ｐ６５〜Ｐ８７に詳しく説明されている。
本発明の目的は、特性のばらつきがない半導体装置の製
造技術を提供することにある。
造技術を提供することにある。
本発明の他の目的は、異常なバンプ形成がなく、形状の
揃ったバンプを得ることのできる半導体装置の製造技術
を提供することにある。
揃ったバンプを得ることのできる半導体装置の製造技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、コンタクト電極形成部分の半導体表面層をエ
ツチングで薄（除去した後、その部分上に電極金属を被
着することにより、特性のばらつきや異常なバンプ形成
のない半導体装置を得ることができるものである。
ツチングで薄（除去した後、その部分上に電極金属を被
着することにより、特性のばらつきや異常なバンプ形成
のない半導体装置を得ることができるものである。
第１図（ａｌ〜第１図（ｈｌは本発明による一実施例で
ある半導体装置の製造方法を工程順に示す断面図である
。
ある半導体装置の製造方法を工程順に示す断面図である
。
まず第１図（ａｌに示すように、Ｎ型のシリコン（Ｓｉ
）基板ｌを用意する。
）基板ｌを用意する。
次に、第１図（ｂｌに示すように、Ｓｉ基板１上にＳｉ
ｎ、層２を形成し、かつその上にホトレジスト膜３を形
成する。
ｎ、層２を形成し、かつその上にホトレジスト膜３を形
成する。
そして、第１図（ｃｌに示すように、その後にＳｉ基版
１内に形成されるＰ型拡散領域形成部分上のＳｉＱ、層
２を除去する。
１内に形成されるＰ型拡散領域形成部分上のＳｉＱ、層
２を除去する。
次いで、第１図ｆｄ）に示すように、５ｔＯｔ層２をマ
スクとしてボロンを拡散させ、Ｐ＋拡散領域４を形成す
る。なお２′はＳｉ基板ｌの裏面に形成されるＳｉＱ２
層である。
スクとしてボロンを拡散させ、Ｐ＋拡散領域４を形成す
る。なお２′はＳｉ基板ｌの裏面に形成されるＳｉＱ２
層である。
その後、第１図（ｅｌに示すように、８１基板ｌの裏面
のＳｉｎ、層２′を除去してＡｕ膜５をたとえば１００
〜３００Ａだけ蒸着し、その金を拡散させる。
のＳｉｎ、層２′を除去してＡｕ膜５をたとえば１００
〜３００Ａだけ蒸着し、その金を拡散させる。
それにより、金はライフタイムキラーとして用いること
ができ、過剰な金はｐｎ接合の近傍、高濃度領域、特に
５ｉ−８ｉＯ□界面の近傍に析出する。
ができ、過剰な金はｐｎ接合の近傍、高濃度領域、特に
５ｉ−８ｉＯ□界面の近傍に析出する。
次に、第１図（ｆ）に示すように、Ｐ型拡散領域４内に
コンタクト用の穴あけを行う。すなわち、ホトレジスト
の塗布、感光、現像、Ｓｉｎ、層のエツチング＋ Ｓ
ｉ表面層のライトエツチングの順にホトリソグラフィ処
理を行う。この場合のエツチング処理はＳ ｉｏ、層の
除去につづいて弗酸−硝酸系のエツチング液またはプラ
ズマを用いてたとえば１１００ｎだけ行う。この場合、
エツチングによる半導体表面層の除去量は２０ｎｍ以上
であるのがコンタクト特性のばらつきを防止するために
望ましい。６はホトレジスト膜である。
コンタクト用の穴あけを行う。すなわち、ホトレジスト
の塗布、感光、現像、Ｓｉｎ、層のエツチング＋ Ｓ
ｉ表面層のライトエツチングの順にホトリソグラフィ処
理を行う。この場合のエツチング処理はＳ ｉｏ、層の
除去につづいて弗酸−硝酸系のエツチング液またはプラ
ズマを用いてたとえば１１００ｎだけ行う。この場合、
エツチングによる半導体表面層の除去量は２０ｎｍ以上
であるのがコンタクト特性のばらつきを防止するために
望ましい。６はホトレジスト膜である。
次いで、第１図（ｇｌの如く、Ａ ｕ −Ａ ｇ膜をた
とえば１μｍ蒸着した後、ホトレジスト膜６上の蒸着膜
を該ホトレジスト膜６の除去と同時に除去し、中央のＳ
ｉ上のみにコンタクト電極７を形成する。
とえば１μｍ蒸着した後、ホトレジスト膜６上の蒸着膜
を該ホトレジスト膜６の除去と同時に除去し、中央のＳ
ｉ上のみにコンタクト電極７を形成する。
そして、コンタクト電極７を完全に覆うようＡｇバンプ
８を電気めっき法で形成する。
８を電気めっき法で形成する。
その後、Ｓｉ基板１の裏面にＡｕ膜５′およびＡｇ膜９
の電極を形成した後、ペレタイズしてＳ１ペレット片を
得る。
の電極を形成した後、ペレタイズしてＳ１ペレット片を
得る。
このＳ１ペレット片は第２図および第３図に符号ｌＯで
示すように、たとえばＤＨＤ型グイオードを形成する場
合、リード付きの電極１１．１１（第２図）あるいは面
装着型の電極１２．１２（第３図）の相互間に挾持され
た状態でガラス管１３の中に封止される。
示すように、たとえばＤＨＤ型グイオードを形成する場
合、リード付きの電極１１．１１（第２図）あるいは面
装着型の電極１２．１２（第３図）の相互間に挾持され
た状態でガラス管１３の中に封止される。
（１）コンタクト電極形成部分の半導体表面層をエツチ
ングで薄く除去した後、その部分上に電極金属を被着す
ることにより、Ｓｉ中への金拡散時に５ｉ−３ｉＯ□界
面に析出する過剰な金の層が除去されるので、電極コン
タクトに対する異常な反応がな（なり、ばらつきのない
均一な特性を得ることができる。
ングで薄く除去した後、その部分上に電極金属を被着す
ることにより、Ｓｉ中への金拡散時に５ｉ−３ｉＯ□界
面に析出する過剰な金の層が除去されるので、電極コン
タクトに対する異常な反応がな（なり、ばらつきのない
均一な特性を得ることができる。
（２）前記（１）により、電気めっきによるＡｇバンプ
な形成する場合にも異常なバンプ形成がな（、形状の揃
ったバンプを得ることができる。
な形成する場合にも異常なバンプ形成がな（、形状の揃
ったバンプを得ることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、コンタクト電極形成部分の千尋体表面層の除
去量は好ましい範囲内で任意に選ぶことができる。
去量は好ましい範囲内で任意に選ぶことができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＨＤ型スイスイツ
チングダイオード用した場合について説明したが、それ
に限定されるものではなく、たとえば、電力用ファース
トリカバリーダイオード、ダイオードプレイ、ＴＴＬ型
ＩＣ，高速トランジスタ等にも広く適用できる。
をその背景となった利用分野であるＤＨＤ型スイスイツ
チングダイオード用した場合について説明したが、それ
に限定されるものではなく、たとえば、電力用ファース
トリカバリーダイオード、ダイオードプレイ、ＴＴＬ型
ＩＣ，高速トランジスタ等にも広く適用できる。
第１図（ａ）〜第１図（ｈ）は本発明の一実施例である
半導体装置の製造方法を工程順に示す断面図、第２図は
本発明を適用して得られる半導体装置の一例の断面図、 第３図は他の半導体装置の例を示す断面図である。 １・・・Ｓｉ基板、２，２′・・・Ｓｉｎ、層、３・・
・ホトレジスト膜、４・・・Ｐ型拡散領域、５・・・Ａ
ｕ膜、６・・・ホトレジスト膜、７・・・コンタクト電
価、８・・・Ａｇバンプ、９・・・Ａｇｅ、１ｏ・・・
Ｓｉペレット片、１１・・・電極、１２・・・電極、１
３・・・ガラス管。 第 １ 図 第 １ 図
半導体装置の製造方法を工程順に示す断面図、第２図は
本発明を適用して得られる半導体装置の一例の断面図、 第３図は他の半導体装置の例を示す断面図である。 １・・・Ｓｉ基板、２，２′・・・Ｓｉｎ、層、３・・
・ホトレジスト膜、４・・・Ｐ型拡散領域、５・・・Ａ
ｕ膜、６・・・ホトレジスト膜、７・・・コンタクト電
価、８・・・Ａｇバンプ、９・・・Ａｇｅ、１ｏ・・・
Ｓｉペレット片、１１・・・電極、１２・・・電極、１
３・・・ガラス管。 第 １ 図 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、ライフタイムキラーとしての不純物を拡散してなる
半導体装置の製造方法であって、コンタクト電極形成部
分の半導体表面層をエッチングで薄く除去した後、その
部分上に電極金属を被着することを特徴とする半導体装
置の製造方法。 ２、エッチングによる半導体表面層の除去量が２０ｎｍ
以上であることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194650A JPS6173326A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194650A JPS6173326A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173326A true JPS6173326A (ja) | 1986-04-15 |
Family
ID=16328034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194650A Pending JPS6173326A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914054A (en) * | 1983-05-18 | 1990-04-03 | Kabushiki Kaisha Toshiba | Method of producing a semiconductor device provided with front and back surface electrodes |
| WO2004049415A1 (ja) * | 2002-11-26 | 2004-06-10 | Sharp Kabushiki Kaisha | 半導体用合金材料、該合金材料を用いた半導体チップ及びその製造方法 |
| JP2014022438A (ja) * | 2012-07-13 | 2014-02-03 | Rohm Co Ltd | ジャンクションバリアショットキーダイオードおよびその製造方法 |
-
1984
- 1984-09-19 JP JP59194650A patent/JPS6173326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914054A (en) * | 1983-05-18 | 1990-04-03 | Kabushiki Kaisha Toshiba | Method of producing a semiconductor device provided with front and back surface electrodes |
| WO2004049415A1 (ja) * | 2002-11-26 | 2004-06-10 | Sharp Kabushiki Kaisha | 半導体用合金材料、該合金材料を用いた半導体チップ及びその製造方法 |
| JP2014022438A (ja) * | 2012-07-13 | 2014-02-03 | Rohm Co Ltd | ジャンクションバリアショットキーダイオードおよびその製造方法 |
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