JPS5950221B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5950221B2 JPS5950221B2 JP52155814A JP15581477A JPS5950221B2 JP S5950221 B2 JPS5950221 B2 JP S5950221B2 JP 52155814 A JP52155814 A JP 52155814A JP 15581477 A JP15581477 A JP 15581477A JP S5950221 B2 JPS5950221 B2 JP S5950221B2
- Authority
- JP
- Japan
- Prior art keywords
- silver
- metal
- semiconductor device
- electrode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Weting (AREA)
- ing And Chemical Polishing (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は突起電極を有する半導体装置の製造方法に係り
、特に銀の突起電極を形成する工程中に下地金属の除去
が進みにくくなり、不要部分に残つたりすることがない
ようなプレーナ型半導体装置の電極形成方法に関する。
、特に銀の突起電極を形成する工程中に下地金属の除去
が進みにくくなり、不要部分に残つたりすることがない
ようなプレーナ型半導体装置の電極形成方法に関する。
一般に銀の突起電極を有するプレーナ型半導体装置にお
いては、シリコン基板の表面にシリコン酸化膜等の保護
膜を被着し、この酸化膜の一部に窓を形成し、クロムや
銅の下地金属を表面に被着したのちに、ホトレジストを
被覆し、突起電極を形成する領域を窓あけ後、電解メッ
キ法により銀を半球状に盛り上げて突起電極を形成して
いる。
いては、シリコン基板の表面にシリコン酸化膜等の保護
膜を被着し、この酸化膜の一部に窓を形成し、クロムや
銅の下地金属を表面に被着したのちに、ホトレジストを
被覆し、突起電極を形成する領域を窓あけ後、電解メッ
キ法により銀を半球状に盛り上げて突起電極を形成して
いる。
上記電解メッキに際しては、シリコン基板の面内での突
起電極のバラツキを少なくするため、シリコン基板の表
面を等電位に保つ必要があるので、シリコン酸化膜上の
接触金属は突起電極の形成が終了するまでの間残される
のが普通である。そして、この接触金属の不要部分のエ
ッチングによる除去作業は、通常、突起電極の形成後、
該当する接触金属の不要部分上に被覆されたホトレジス
トを除去したのちに、行なわれる。しかしながら、本発
明にかかる半導体装置では、一般に、チップ内で占める
突起電極の面積が非常に大きいため（たとえば、ヒート
シンク形ガラススリーブ封止ダイオードの場合、チップ
サイズ０．５ｍｍ角に対し、突起電極の大きさは、Ｏ、
２ｍｍｆ以上）、不要部分の下地金属をエッチング除去
する際にエッチング液中での銀の化学ポテンシャルが下
地金属にも影響を及ぼす結果、下地金属の化学ポテンシ
ャルを等価的に引き上げることになるので、下地金属が
不働態化の方向に進み、エッチングされにくくなる。
起電極のバラツキを少なくするため、シリコン基板の表
面を等電位に保つ必要があるので、シリコン酸化膜上の
接触金属は突起電極の形成が終了するまでの間残される
のが普通である。そして、この接触金属の不要部分のエ
ッチングによる除去作業は、通常、突起電極の形成後、
該当する接触金属の不要部分上に被覆されたホトレジス
トを除去したのちに、行なわれる。しかしながら、本発
明にかかる半導体装置では、一般に、チップ内で占める
突起電極の面積が非常に大きいため（たとえば、ヒート
シンク形ガラススリーブ封止ダイオードの場合、チップ
サイズ０．５ｍｍ角に対し、突起電極の大きさは、Ｏ、
２ｍｍｆ以上）、不要部分の下地金属をエッチング除去
する際にエッチング液中での銀の化学ポテンシャルが下
地金属にも影響を及ぼす結果、下地金属の化学ポテンシ
ャルを等価的に引き上げることになるので、下地金属が
不働態化の方向に進み、エッチングされにくくなる。
この傾向はチップ内に占める突起電極の面積比率が多く
なればなるほど高まる。
なればなるほど高まる。
たとえば、チップサイズ０．５ｍｍ角の上記ヒートシン
ク形ダイオードに対し、接触金属にクロムを選択し、０
．２ｍｍ’ｆ以上の銀突起電極を形成した場合、下記の
ような通常のクロムエッチング液、すなわち、ｌＣｅ（
Ｎ０３）４・ ２ＮＨ、Ｎ０３−ＨＣｌ０４−Ｈ２Ｏ、
２Ｃｅ（ＳＯ，）。
ク形ダイオードに対し、接触金属にクロムを選択し、０
．２ｍｍ’ｆ以上の銀突起電極を形成した場合、下記の
ような通常のクロムエッチング液、すなわち、ｌＣｅ（
Ｎ０３）４・ ２ＮＨ、Ｎ０３−ＨＣｌ０４−Ｈ２Ｏ、
２Ｃｅ（ＳＯ，）。
・ ２（ＮＨ。）。ＳＯ。−ＨＮＯ，一Ｈ，Ｏ、３Ｈ２
Ｓ０４−Ｈ３ＰＯ４−Ｈ２Ｏ） ４ＨＣＩ−Ｈ。
Ｓ０４−Ｈ３ＰＯ４−Ｈ２Ｏ） ４ＨＣＩ−Ｈ。
Ｏ、または５Ｋ３Ｆｅ（ＣＮ）６ −ＮａＯＨ−Ｈ２Ｏ
、等ではエツチングがほとんど進行しないか進んだとし
ても充分にはなり得ない。
、等ではエツチングがほとんど進行しないか進んだとし
ても充分にはなり得ない。
また、銀の突起電極の影響を避けるため、突起電極を形
成後に、ホトレジストを被着し、ホトエツチングして銀
突起電極をホトレジストで被つたのちに下地金属をエツ
チング除去する方法もあるが、この場合、加工精度、工
数の点で問題がある。
成後に、ホトレジストを被着し、ホトエツチングして銀
突起電極をホトレジストで被つたのちに下地金属をエツ
チング除去する方法もあるが、この場合、加工精度、工
数の点で問題がある。
そこで、本発明の目的は、電解メツキによる突起電極形
成後の下地金属のエツチングを完全に行なえるようにし
て半導体装置の特性を向上させることができるプレーナ
型半導体装置の製造方法を提供することにある。
成後の下地金属のエツチングを完全に行なえるようにし
て半導体装置の特性を向上させることができるプレーナ
型半導体装置の製造方法を提供することにある。
しかして、上記目的を達成する本発明による半導体装置
の製造方法は、半導体基板の表面側に下地金属を被着後
、突起電極を形成する領域のみを残してホトレジストで
被い、前記下地金属の上に電解メツキ法により銀の突起
電極を形成し、この銀の突起電極の表面を銀より卑な金
属で被つたのち、ホトレジストを除去しエツチング処理
を施し．て下地金属の不要部分を除去するようにしたこ
とを特徴としている。
の製造方法は、半導体基板の表面側に下地金属を被着後
、突起電極を形成する領域のみを残してホトレジストで
被い、前記下地金属の上に電解メツキ法により銀の突起
電極を形成し、この銀の突起電極の表面を銀より卑な金
属で被つたのち、ホトレジストを除去しエツチング処理
を施し．て下地金属の不要部分を除去するようにしたこ
とを特徴としている。
以下本発明による半導体装置の製造方法の実施例を説明
する。
する。
第１図は本発明による製造方法によつて製造さ．れたプ
レーナ型ダイオードを示す。
レーナ型ダイオードを示す。
図中符号１はＮ型シリコン基板を示しており、このシリ
コン基板１の表面には保護膜としてシリコン酸化膜２（
ＳｉＯ２）が被着され、このシリコン酸化膜２の一部に
は電極取出し用の窓３が形成されている。こ．の窓３に
、Ｎ型シリコン基板１の一部に導電型の異なる不純物を
拡散することにより形成されたＰ型領域４が露呈してい
る。しかして、窓３の内側および窓３の周縁には下地金
属層が被着され、この下地金属層は、接触金属層として
のクロム層５・と銀、銅、ニツケル等の介在金属層６の
２層構造からなつている。突起電極９は、これら下地金
属層の上に形成され、この突起電極９の表面は、銀より
卑な金属例えば亜鉛やニツケルの保護膜１０で被われて
いる。次に第２図ａ乃至ｇの工程図を参照しながら本発
明による半導体装置の製造方法について説明する。
コン基板１の表面には保護膜としてシリコン酸化膜２（
ＳｉＯ２）が被着され、このシリコン酸化膜２の一部に
は電極取出し用の窓３が形成されている。こ．の窓３に
、Ｎ型シリコン基板１の一部に導電型の異なる不純物を
拡散することにより形成されたＰ型領域４が露呈してい
る。しかして、窓３の内側および窓３の周縁には下地金
属層が被着され、この下地金属層は、接触金属層として
のクロム層５・と銀、銅、ニツケル等の介在金属層６の
２層構造からなつている。突起電極９は、これら下地金
属層の上に形成され、この突起電極９の表面は、銀より
卑な金属例えば亜鉛やニツケルの保護膜１０で被われて
いる。次に第２図ａ乃至ｇの工程図を参照しながら本発
明による半導体装置の製造方法について説明する。
（ａ） Ｎ型シリコン基板１の表面にＰ型不純物を選択
拡散することによりＰ型領域４を形成したものを用意し
、その表面を被うシリコン酸化膜２の一部をホトエツチ
ングにより除去して電極用の窓３を形成し、この窓より
Ｐ型領域４を露呈させる。
拡散することによりＰ型領域４を形成したものを用意し
、その表面を被うシリコン酸化膜２の一部をホトエツチ
ングにより除去して電極用の窓３を形成し、この窓より
Ｐ型領域４を露呈させる。
次いで、シリコン基板１の表面側の全域にわたつて接触
金属層としてのクロム層５を蒸着し、さらにその上に銅
又はニツケルの薄い介在金属層６を重ねて蒸着する。（
ｂ）シリコン基板１の裏面に、裏面電極７を蒸着により
形成する。
金属層としてのクロム層５を蒸着し、さらにその上に銅
又はニツケルの薄い介在金属層６を重ねて蒸着する。（
ｂ）シリコン基板１の裏面に、裏面電極７を蒸着により
形成する。
（ｃ）公知のホトエツチング技術を使つて介在金属層６
の不要部分を除去する。
の不要部分を除去する。
（ｄ）上記不要部分を除去した領域にホトレジスト８を
形成しクロム層５を保護する。
形成しクロム層５を保護する。
（ｅ）銀の電解メツキ法により介在金属層６の上に半球
状の銀の突起電極９を形成すると共に、この銀の突起電
極９の表面に、亜鉛、ニツケルなどの銀より卑な金属膜
１０を被着する。
状の銀の突起電極９を形成すると共に、この銀の突起電
極９の表面に、亜鉛、ニツケルなどの銀より卑な金属膜
１０を被着する。
（ｆ）ホトレジスト８を除去する。
（ｇ）クロム層５の不要部分をエツチングにより除去す
る。
る。
以上の説明から明らかなように、本発明によれば、上記
工程（ｅ）において電解メツキ法により形成された半球
状の銀の突起電極の表面に亜鉛、ニツケルなど銀あるい
は金より卑な金属を被着したのちエツチングを施してホ
トレジストおよびクロム層を除去するようにしたので、
電極形成工程中に下地金属のエツチングが進行しにくく
なり、不要部分に残つたりすることを防止できる。
工程（ｅ）において電解メツキ法により形成された半球
状の銀の突起電極の表面に亜鉛、ニツケルなど銀あるい
は金より卑な金属を被着したのちエツチングを施してホ
トレジストおよびクロム層を除去するようにしたので、
電極形成工程中に下地金属のエツチングが進行しにくく
なり、不要部分に残つたりすることを防止できる。
また、銀の突起電極の表面に例えば亜鉛のような比較的
卑な金属を形成した場合、無機系の酸エツチング液に対
してはもちろんのこと、有機酸を主成分とするホトレジ
ストのストリツパ一にもエツチングが完全に行なわれる
ようになるので、銀の突起電極の形成後、ホトレジスト
と下地金属のエツチングを同時に行なうこともできる等
の効果を奏する。なお、銀より卑な金属の膜厚は、接触
金属をエツチング除去する際に、接触金属と同時に除去
される程度がよいが、もし、残つたりしてもさしつかえ
ないのはもちろんである。接触金属として０．１μｍ厚
のクロム、銀より卑な金属として亜鉛を選択した場合、
亜鉛の膜厚は５〜６μｍが適当である。
卑な金属を形成した場合、無機系の酸エツチング液に対
してはもちろんのこと、有機酸を主成分とするホトレジ
ストのストリツパ一にもエツチングが完全に行なわれる
ようになるので、銀の突起電極の形成後、ホトレジスト
と下地金属のエツチングを同時に行なうこともできる等
の効果を奏する。なお、銀より卑な金属の膜厚は、接触
金属をエツチング除去する際に、接触金属と同時に除去
される程度がよいが、もし、残つたりしてもさしつかえ
ないのはもちろんである。接触金属として０．１μｍ厚
のクロム、銀より卑な金属として亜鉛を選択した場合、
亜鉛の膜厚は５〜６μｍが適当である。
第１図は本発明によつて製造された半導体装置を示す縦
断面図、第２図ａ乃至ｇは、本発明による半導体装置の
製造方法の電極形成工程を示す工程図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・窓、４・・・・・・Ｐ型領
域、５・・・・・・クロム層、６・・・・・・介在金属
層、７・・・・・・裏面電極、８・・・・・・ホトレジ
スト、９・・・・・・突起電極、１０・・・・・・銀よ
り卑な金属膜。
断面図、第２図ａ乃至ｇは、本発明による半導体装置の
製造方法の電極形成工程を示す工程図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・窓、４・・・・・・Ｐ型領
域、５・・・・・・クロム層、６・・・・・・介在金属
層、７・・・・・・裏面電極、８・・・・・・ホトレジ
スト、９・・・・・・突起電極、１０・・・・・・銀よ
り卑な金属膜。
Claims (1)
- 【特許請求の範囲】 １ 所定の導電型を有する半導体基板の表面に上記基板
と導電型の異なる不純物を拡散して拡散領域を形成し、
上記基板の表面を被う保護膜の一部を除去して電極取出
し用の窓を形成し、この窓より露呈した上記拡散領域を
も含めてシリコン基板の表面側の全域にわたつて下地金
属層を被着し、この下地金属層の所望の領域上に電解メ
ッキによる銀の突起電極を形成し、さらにこの突起電極
の表面を銀より卑な金属で被つたのち、エッチング処理
を施して下地金属層の不要部分を除去するようにしたこ
とを特徴とする半導体装置の製造方法。 ２ 特許請求範囲第１項記載の突起電極形成方法におい
て、銀より卑な金属として、亜鉛、チタン、アルミニウ
ム、ニッケル、クロムのうちのいずれかを用いることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155814A JPS5950221B2 (ja) | 1977-12-24 | 1977-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155814A JPS5950221B2 (ja) | 1977-12-24 | 1977-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487471A JPS5487471A (en) | 1979-07-11 |
| JPS5950221B2 true JPS5950221B2 (ja) | 1984-12-07 |
Family
ID=15614048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52155814A Expired JPS5950221B2 (ja) | 1977-12-24 | 1977-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950221B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379623U (ja) * | 1989-12-08 | 1991-08-14 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57205955A (en) * | 1981-06-15 | 1982-12-17 | Nisshin Haiboruteeji Kk | Ion implanting device |
| JPS60253824A (ja) * | 1984-05-30 | 1985-12-14 | Toshiba Corp | サ−モパイル |
-
1977
- 1977-12-24 JP JP52155814A patent/JPS5950221B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379623U (ja) * | 1989-12-08 | 1991-08-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487471A (en) | 1979-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4181755A (en) | Thin film pattern generation by an inverse self-lifting technique | |
| US3751292A (en) | Multilayer metallization system | |
| JPS62160763A (ja) | 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法 | |
| JPH10199989A (ja) | Ｍｏｓ構造中の金属電極を有するセンサの製造方法 | |
| US3689332A (en) | Method of producing semiconductor circuits with conductance paths | |
| JPS5950221B2 (ja) | 半導体装置の製造方法 | |
| US4067100A (en) | Method of making a semiconductor device | |
| JPS59213145A (ja) | 半導体装置及びその製造方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| US4035206A (en) | Method of manufacturing a semiconductor device having a pattern of conductors | |
| US4035208A (en) | Method of patterning Cr-Pt-Au metallization for silicon devices | |
| JPS6329940A (ja) | 半導体装置の製造方法 | |
| JPH0258787B2 (ja) | ||
| JPH0143458B2 (ja) | ||
| JPS61141158A (ja) | バンプ電極形成方法 | |
| JPS61232625A (ja) | 半導体装置の製造方法 | |
| JPS5856334A (ja) | 位置合わせマ−ク | |
| JPS6059742B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6240770A (ja) | 半導体装置の製造方法 | |
| JPS6019661B2 (ja) | 電極形成法 | |
| JPS63293861A (ja) | 半導体装置の製造方法 | |
| JPS6133257B2 (ja) | ||
| JPH04264733A (ja) | 集積回路装置のバンプ電極用下地膜の形成方法 | |
| JPS5856459A (ja) | 半導体装置の製造方法 | |
| JPS60226160A (ja) | 薄膜抵抗装置の製造方法 |