JPS5856334A - 位置合わせマ−ク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明紘電子ビーム直接露光による半導体製造において
、蟲諌露光グ四セスを容易に行なうことを可能にする位
置合わせマークＫｌｌする。

電子ビーム直接露光による半導体装置の製造に杜、電子
ビームによって検出可能な位置合わせマーりを基板上に
形成しておく必要がある。しか龜当該マークは、どの位
置合わせ時においても同じ状態を維持していなければな
らないものであシ、仮に電子ビーム露光時において位置
合わせマークパターンが変形変質していると、十分表マ
ーク信号が得られず、半導体装置製造工程における精度
に大きな支障をきたす。

従来、上記マークツヤターンの変形変質勢を防ぐ丸め、
マーク部にレジスト膜を残してパターン加工を行なえる
よう、露光時にマーク保ｓｉｎ光処理を必要としていた
。かかる処理は半導体装置製造工程を増し、かつ複雑化
する。

第１図は従来技術における半導体装置製造過程における
位置合わせマークパターンの変形の様子を示す図である
。同図を参照すると、その（、）は基板ｌ上に重金属（
金、白金、タングステン、モリブデン々ど）若しくはそ
のシリサイド系の材質で形成されたマークパターン２の
正常な状態を示している。この（ａ）に示される状態は
ウェハ加工処理の間、常に維持されていなければならな
い。しかし、半導体装置製造プロセスで杜、基板１及び
マーク材と同様な材質のノ？ターン加工があシ、そのた
めマーク領域は加工処理の時いつもレジストで囲われる
ため（同図伽））、マーク保護処理が必要とされる。更
にマーク部に積層された層によってマーク信号が得れな
くなり九場合に杜、かかる積層された層のみを除去する
処理が必要となる０％に配線電極などには、マーク材と
同種の全島が用いられていることがよくあるため、電極
材の蒸着処理などの前にマーク領域に酸化シリコン（８
１０２）勢の分離層をノ臂ターニングしてマーク部の積
層膜だゆを除去可能にする処理を行なわなければならな
い。以上のような処理は加工プロセスを複雑化するだけ
でなくマーク／母ターンの変形をも九らすものである。

第１図（ｂ）から（ｄ）の図は加工プロセスで起こるｉ
−クツ量ターンＯ変形を示すものである。

同図（ｂ）はパターン加工処理のためレジスト膜を基板
上に塗布し九場合を示すもので、このときマーク領域も
当該レジスト膜によって覆われる。（Ｃ）はマーク領域
だけレジストの窓開けを行なった図で、この状態で加工
処ｍが行なわれる。（ｄ）は数回の加工処理螢のマーク
パターンの変形の様子を示すもので、このような状態Ｋ
ｔｋると、十分なマーク信号が得られず正確な／母ター
ン加工処理が不可能になる。

以上説明した如く、従来の位置合せ！−りは、それがΔ
ターン加工プロセスによって構造変化を来すような材質
のもので形成されている丸め、マーク保＊ｍ光処理及び
マークとの分離層形成処理が必要とされ、半導体装置の
製造工程数の増大及び豪雑化を招き、鋏置信麺性の低下
にもつながるものである。

本発明の目的は上述した位置合わせ！−りの変形問題を
解決するにあ夛、かかる目的達成の丸め本願の発明者は
半導体装置製造を容易に行なうことのできる位置合わせ
！−夕を提供する。

本発明の位置合わせ！−り社、当該マーり領域を全ての
加工プロセスに対し選択エツチング可能な材質の膜によ
って援うことによシ、従来のものに比べ、マーク保護処
理を必要とせず、又マーク部に積層され九層を容易に除
去でｉ＆ゐＩ量ターン形成プロセスに対して十分耐久性
のあるものである。

以下、添付ＷＪ１ｉｉを参照して本発明０爽施例を説明
する。

第２図は本発明Ｏ実施例を示すものである（同ＩＩにお
いて第１図と同じ部分Ｆ１同じ符号で示されている）、
同図（ａ）は本発明の位置合わせ！−夕の構造を示す、
同図を参照すると、基板ｌ上Ｋ１１ＩＩに従来技術と同
様にして重金属若しくはそのシリサイド系の材質でマー
ク／母ターフ２が形成され、当骸マークΔターン２を覆
うべく窒化アルミニ為−ム（ムＡＮ）若しくは窒化クリ
：ｙ　ｙ　（８１ｓＮ４）膜４が化学気相成長法（ＣＶ
Ｏ法）１またｌｄ、　’ｙ、　ｐ４ツタリング法で形成
される。当該窒化膜４社半導体装置製造プロセスで加工
するデバイスＯ材質以外のものでＴｏシ、全ての加工処
理に対し選択エツチング可能であるため、マークツター
ンの変形変質を防ぎ、マーク保謙露光処理及びマーク領
域分離層形成を不要とすゐだけでなく、マーク領域に積
層され九層の除去に対してもマークを腐食させずにエッ
チンダ除去を可能にする。特に−ムＡＮはシリコン（８
１）　、砒化ガリウム（Ｇａム−）、二酸化シリコン（
Ｓ１０□）、アル之ニウム（Ａｘ）　、金（Ａｎ）勢半
導体装置に使用される材料と選択エツチングが十分可能
であると同時に、Ｐライエツチングに対しても十分な耐
久性を有する。従って、第２図〜）と（Ｃ）　Ｋ示す如
く、加工プロセスによつ゛そマークが変形することもな
く、常にマーク・譬ターンを正常な状態に維持すること
ができる。

第３Ｅは本発１１１Ｊ□他の実施例を示すものである。

同図（ａ）は本実施例における位置合わせマーりの構造
を示す概略断面図である（同図においても、第１図と同
じ部分は同じ符号で示しておる）、同図を参照すると、
基板１上にマーク・量ターン２が窒化膜（ムＡＮまたは
８１．Ｎ４）　４の内部に包み込まれて、すなわち窒化
膜４によってサンドイッチ構造をなして形成されている
。このような構造によると、第１の実施例て述べた本発
明の利点を有するばかシでなく、その他に半導体装ｆ製
造グルセスにおいて高温処理を行なっても、マーク材が
基板等に拡散する辷とがないとい５利点もある。

なお同ＩＩ伽）から（ｆ）の図は本実施例にお妙る位置
合わせマークの製造方法を示すものである。同図を参照
して簡単に説明すると、基板１上に窒化膜４′を形成し
く同図伽））、轟該窒化属４′上にマーク材層２′を成
最させ（同Ｅ（、））、マーク材層２′上にレジスト膜
を形成し、それをΔターニングし死後にマーり領域をレ
ジスト膜３をマスクにして選択エツチングする（同図＜
ａ＞　＞　＊次にレジスト膜３を除去し、再び窒化膜４
“を塗布しく　ＪｌｊＷＡ（・））、その上のレジスト
膜３′を／譬ターニングしく同ｍ１（ｆ））、選択エツ
チングによシ同図（１）Ｋ示す如き位置合わせマークを
形成する。

以上説明しえ如く、本発明の実施例によれば電子ビーム
直接露光用位置合わせマークが半導体装置製造プロセス
中に変形・変質することがない九め、従来のような！−
り保護露光処理及び！−り領域分離層形成処理が不要と
なシ、半導体装置製造プロセスを容易にすることができ
、製造される装置信麺性を向上させることかで龜る４の
であゐ。

【図面の簡単な説明】

第１図社従来技術における位置合わせ！−り及び轟該マ
ータＯ加ニブＥｌ−にスにおける変形ａＳＳを示す概略
断面図、館２図祉本発明の実施例を示す概略断面図、第
３図は本発明における他の実施例を示す概略断面図であ
る。 １・・・基板、２・・・マークパターン、３．３’・・
・レジスト膜、４　、４’　、　４“・・・窒化膜。 特許出願人　富士通株式金社 （ｃ）　　　　　　　　　　　（ｄ） 第１図 （’（１）　　　　　　　（ｂ） 人 （ｃ） 第２図 （ａ） （ｂ）　　　　　　　　　　　　（Ｃ）（ｄ）　　　　
　　　　　　　　（ｅ）第３図

Claims (1)

【特許請求の範囲】
1. （１）半導体装置の製造等において電子ビーム直接露光
   を行なう場合に用いられる半導体基板上の位置合わせマ
   ークにおいて、前記′基板上に直接形成された当該マー
   クパターンを窒化アルオニウム（ムＡＮ）若しく紘窒化
   シ′リコン（ＪＩＮ４）膜で被嶺したことを特徴とする
   位置合わせマーク。 ａ）＃マークツ臂ターンｔ、Ｗｉ化アアルニウム（ムＡ
   Ｎ）　！　Ｌ　＜は窒化シリコン（Ｉｌｌ、Ｎ４）膜内
   に包み込んで形成し九ことを特徴とする特許請求の範囲
   第１項記載の位置合わせマーク。