JPS59107514A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置を構成する金属膜まプヒは絶縁膜
の膜間の重ね合せに用いる位置合せマークに関する。

ＬＳＩなどの半導体集積回路（ＩＣ）の製作に於イテＥ
、シリコンの半導体基板上にパターンを形成した絶縁膜
または金属膜を多層重ねて半導体素子が作られる。特に
、ＬＳＩは高密度化、高集積化する方向にあり、そのた
めには回路を形成するパターンを微細化すると共に、パ
ターン位置の、′ｆ？を度も向上させ単位面積あたりの
素子数を増やす必要がある。又高集積化に伴ってチップ
あたりの回路要素パターンの数が多くなるため高速度で
パターンを描かねばならないことが要求される。これら
微細性、高位置精度と高速性に対する要求を満たすもの
として電子ビーム描画方式がある。電子ビーム直接描画
におけるパターン精度は０．１〜０．２μｍという高位
置精度を持つが、これを各層間に渡って保証するには眉
間の位置合せに高い精度が必要であり、位置合せマーク
と、集積回路（ＩＣ）の要素パターンとの間に高い位置
合せ精度が要求される。特に、電子ビーム描画法を光ア
ライナ方式（光リングラフィ方式）と混用する場合には
、電子ビーム用位置合せマークをそれに先立つ光アライ
ナ方式による工程で、ＩＣの要素パターンと同時にバタ
ーニングするのが望ましい。

一方、ＩＣの製作に要求される位置合せマークは、十分
有効な位置決定用信号が得られるものでなければならず
、電子ビーム描画方式では電子ビ−ムを位置合せマーク
上を走査させ、その結果出てくる電子の強度を用いてマ
ーク位置を検出する必要がある。このため、高いマーク
位置検出精度を得るＫは検出用電子の信号対雑音比（Ｓ
／Ｎ比）を大きくする必要がある。この高いＳ／Ｎ比を
得るにはＩＣを栴成する膜の段差だけでは不十分である
と七が分った。

ここで、従来の位置合せマークの形成法について第１図
及び第２図を参照しつつ説明する。第１図はＬＳＩ製作
に先立ち、牛尋体基板に位置合せマークを形成１−る例
を示す側面図である。従来の方法によれば、 （ａ）　　基板１上に酸化膜（例えばＳｉＱ、膜）、レ
ジスト等のマスク材質用膜２を堆積し〔第１図（ａ）〕
、（ｂ）　　マーク用パターン３を形成し〔同図（ｂ）
〕、（ｃ）　　下地（基板）をエツチングすることによ
ってマーク用溝４を形成しし同図（Ｃ）〕、（ｄ）　　
マスク材質用膜２の除去を行って〔同図（ｄ）　）　。

位置合せマーク５を形成する例を示すが、この位置合せ
マークのみを専用工程で形成する方式では、光りソグラ
フィによシマーク用パターンを形成する工程が追加され
ることになる。このため、この工程をＩＣ製作工程の途
中に設ける２、位置合せマークと素子用パターンとの間
の位置合せ誤差が素子形成時の位置合せ誤差に加算され
高精度の合せ精度が得られないという欠点がある。

一方、第２図に示す従来の方式によれば、（ａ）　　基
板１上に素子形成膜６を介してレジスト７を被着させ〔
第２図（ａ）〕、 （ｂｌ　　素子用レジストパターン８形成と同一のリン
グラフィ工程でマーク用レジストパターン９を形成し〔
同図（ｂ）〕、 （ｃｌ　　素子用パターン８と共にマーク用パターン１
゜をエツチングによって形成し〔同図（Ｃ）〕、（ｄ）
　　レジスト７を除去して〔同図（ｄ）〕、行う方式で
ある。

この方式では、マーク用パターンと素子用パターン表が
同一のりソゲラフイエ程で行われるため、マーク用パタ
ーンと素子用パターンとに高い位置精度が得られるが、
膜厚が制約され段差が小さくなるため、高いＳ／Ｎ比の
マークが得られないという欠点がある。

本発明はかかる従来技術の有する欠点を解消した、位置
精度が高く、しかもマーク検出用信号の強い位置合せマ
ークを提供することを目的としたものである。

以下本発明を、実施例を示す図面に従い説明する。尚、
この実施例についての説明を簡潔にするために、バイポ
ーラ型ＬＳＩの素子形成部と、位置合せマーク形成部と
を要約的に図示して説明する。特に、本実施例では、バ
イポーラトランジスタのエミック配線加工に通用した場
合を示す。

第３図（ａｌ〜（ｇ）は本発明の第１の実施例を示し、
基板をエツチングして位置合せマークを形成した例を示
ず。

すなわち、 （ａ）　　基板（レリえは活性領域を形成したＳｉ基板
）１にエミッタ穴形成用酸化膜（例えばＳｉｎ、膜）１
１を被着し〔第３図（ａ）〕、 （ｂ）　　前記酸化膜１１上にレジスト１２を塗布し。

エミッタ穴パターン１３Ａとマークバター／、１４Ａと
を一回のリングラフィ工程で同時に形成し〔同図（ｂ）
〕、 （（！Ｊ　　”Ｓ核酸化膜１工をエツチングし、エミッ
タ穴１３Ｂとマークパターン１４Ｂとを形成し、レジス
ト膜１２を除去し〔同図（Ｃ）〕、 （ｄ）　　マークパターン加工時にエミッタ穴１３Ｂも
同時に加工されると七を防ぐためにホトレジスト材料か
ら成る遮蔽膜１５で酸化膜１１を被覆し〔同図（ｄ）〕
、 （ｅｌ　　マークエリア部１６の遮蔽膜Ｉ５を除去し〔
同図（ｅ）〕、 （ｆ）　　マークエリア部の酸化膜をマスクとして段差
マーク１７をエツチングにより形成し〔同図（ｆ）〕、
（ｇ）　　次いで、遮蔽膜１５を除去することによシ位
置合せマークを完成させる。

このよう！、本発明の位置合せマークは、エミッタ穴等
の素子用パターン形成時に同一リングラフィ等の同時加
工工程にて酸化膜上にマーク用パターンを形成せしめて
成るので、マーク用パターンと素子用パターンとの間の
精度が極めてよく、また、基板にエツチングによる２次
加工で形成された段差マーク１７に於いては深い穴が形
成されるので電子ビームまたは光アライナ方式のＳ／Ｎ
比が大きな位置合せ−７−りが得られる。上記実施例に
示す（ａ）〜（ｃｌ工程では同一リングラフィにてバタ
ーニングが行われるために、エミッタ穴とマーク用パタ
ーンとの位置精度は、ブＣリソグラフィな用いた場合に
はマスク上のパターン位置精度により決定され、又電子
線リソグラフィを用いた場合には露光パターン位置精度
によシ決定されるが、いずれも０．１μｍ程度の合せ精
度値が得られた。

本発明で使用される上記遮蔽膜としては、マーク形成時
に素子領域を遮蔽保護づ−る物質であれば何でもよく、
レジスト材、ポリイミド樹脂等の有機物−や金属例えば
Ｗ、Ｔａ　　、Ｐｔ　　、Ａ−６等配線材料となり得る
ものが例示され、さらに窒化シリコン膜（例えばＳｉＮ
　膜）も使用できる。

父上能（ｅ）工程に示すマーク領域の遮蔽膜を選択的に
除去する際のマーク領域を選択するリングラフィには精
度は要求されない。

更に（９）から（Ｇｌ工程によシエッチングによシマー
、りを形成する場合、第３図いに示す如くマーク用マス
クとして同図（ａ）にて形成された酸化膜が用いられ、
素子領域は前記遮蔽膜により保護されているの・で、同
時加工されたり、損傷を受けたシすることはない。この
エツチングには、ウェットエツチング、プラズマエツチ
ング、反応性イオンエツチング等の方法が用いられる。

また、この際マスク材質に対し下地の被エツチング材質
（基板）のエツチング速度比が１以上となる様なウェッ
ト。

プラズマ、反応性イオンエツチング等の条件を選び、マ
スク材質の膜厚よシも大きな段差を形成することが肝要
である。すなわち、マークパターンのマスク材である酸
化膜よりも下地のエツチング速度が早くなる条件にて行
えばマーク段差としては酸化膜の段差よりも大きな値が
得られる。

このようにして、位置合せマーク用パターンを、素子を
構成する膜の加工工程と同一工程にて形成することによ
υ、工程数の増加を防ぎ、高い位置精度の位置合せマー
クを得ると共に、当該パターンを用いて下地基板に２次
的加工を行うことにより信号強度の高い位置合せマーク
が得られた。

次に、第４図（ａ）〜（ｄｌは本発明の第２の実施例を
示し、金属によりマークパターンを形成する例を示ず。

すなわち、第４図（ａｌに示す構造は、上記実施例と同
様に得られる。しかる後遮蔽膜１１を用いて素子領域を
遮蔽保護し、マークエリア部を露出した状態で、更に金
属を蒸着して蒸着金属膜１８を形成し〔第４図（ｂ）〕
、リフトオフ等の方式により酸化膜上のマークエリア部
の蒸着金属膜１８を除去し〔同図（Ｃ）〕、次いで素子
領域に於ける蒸着金属膜を除去して金属膜マーク１９を
形成する〔同図（ｄ）〕例を示す。

工程（ｃ）から（ｄ）についても前記と同様にリフトオ
フ方式により遮蔽膜１５と共に素子領域の蒸着金属膜１
８を除去できる。この際、工程（ｃ）に於ける金属膜マ
ークは基板（Ｓｉ）と密着しているので剥離する様なこ
とはない。

この場合の蒸着金属膜の形成材料としては、Ｓｔよりも
原子番号の大きい金属が使用され、代表的にはｐｔがあ
る。もつともアルカリ金属は基板の物性を変化させるの
で好甘しくない。他に高融点金属を使用してもよい。

次に、第５図（ａ）〜（ｃ）は本発明の第３の実施例を
示し・、金属膜の選択成長により金属膜マークを形成す
る例を示す。第５図（ａ）の構造Ｃよ、第３図（ｅ）で
述べた同一のものを使用する。

第５図（ａ）に示１−状態で、第５図（ｂ）に示す如く
金属膜の選択成長を行う。この場合の金属としては基板
のＳｔ　にだけ選択成長１′るようなものを使用する必
要があり、具体的にはＷ　Ｊｐ　Ｍ　ｏのフッ素化合物
と水素（ｆ（ｚ）によるＷやＭＯのＣＶＤ（気相成長）
法がある。

次いで、第５図（Ｃ）に示す如く、遮蔽膜１５を除去し
て金属膜マーク２０を形成する。

尚第４図（ａ）〜（ｄ）及び第５図（ａ）〜（Ｃ）では
金属を用いてマークパターンを形成する列を示したが、
電子露光等に於いてＳｉ　　との間に反射量に差が生じ
るような異種材料であれば、金属以外の材質でも使用す
ることができる。

次に、第６図（ａ）〜（ｃ）は本発明の第４の実施例を
示し、上記実施例の第３図（ｃｌに示す状態から変形し
たもので、白金（Ｐｔ）２１を全面に被着し、加熱する
ことによシマークパターン部分１４Ｂ及びエミッタ穴部
分１３Ｂのｐｔ　とＳｔ　とを反応させて夫々白金シリ
サイド１４Ｃ，１３Ｃとし〔同図（ｂ）〕、次いで白金
シリサイドは王水に溶解しないが白金は王水に溶解する
ので王水により白金部分を除去し〔同図（Ｃ）〕、位置
合せマークを完成させる。

このようにして、これら第４図（ａ）〜（ｄ）、第５図
（ａ）〜（ｃ）および第６図（ａ）〜（ｃ）に示す実施
例によっても第３図（ａ）〜（ｇ）に示す実施例の場合
と同様に高Ｓ／Ｎ比で、かつ高精度の位置合せマークが
得られ、ウェハ加工に於いて高精度のアライメントが可
能である。

以上説明した様に、本発明によれば、位置合せ用マーク
として深い溝部の形成または金属部の形成により位置精
度の高い、マーク検出用信号の強いものを、工程数を増
加させること無く提供することができ、本発明は被加工
基板上に設けられた位置合せ基準を用いてパターンを形
成する場合に当該位置基準として基板上に形成される位
置合せマークに広く適用できる。

本・発明は電子線描画のみならず、Ｘ線露光やイオンビ
ーム等に於ける位置合せマークに広く応用でき、又Ｓｔ
基板のみならず他の基板例えばサファイア基板等にも適
用できる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）および第２図（ａ）〜（ｄ）は従
来例を示す側面図、 第３図（ａ）〜（ｇ）　、第４図（ａｌ〜（ｄ）　、第
５図（ａｌ〜（ｃｌおよび第６図（ａ）〜（ｃ）は本発
明の実施例を示す工程側面図である、 １・・・基板、１７・・・マーク用パターン（段差マー
ク）、１３Ａ、１３Ｂ・・・素子用パターン。 第１図 第　２　図 第　　４　　図 第　　５　　図

Claims (1)

【特許請求の範囲】
1. 基板上の絶縁膜または金属膜をパターン形成して半導体
   装置を製造する方法において、絶縁膜に前記半導体装置
   を構成する回路素子の素子形成用パターンを形成すると
   同時に、リングラフィのための位置合せマーク用パター
   ンを形成し、該位置合せマーク用パターンを用いて、前
   記絶縁膜の下地基板を加工することによって位置合せマ
   ークを形成することを特徴とする半導体装置の製法。