JPH07211610A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 製造工程中において、安定、かつ確実に検出
することができる構造の合わせマークを得る。 【構成】 単結晶シリコン層１上にシリコン酸化物層２
およびシリコン層３が順次積層形成された半導体基板を
有する半導体装置において、シリコン酸化物層２および
シリコン層３が選択的に除去された単結晶シリコン層１
が露出された開口パターン５内にこの単結晶シリコン層
１を選択的に加工してなるパターン重ね用の合わせマー
ク９が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基体上に絶縁層
および半導体層が順次積層して形成された積層構造から
なる半導体基板（以下、ＳＯＩ基板という）を有する半
導体装置に係わり、特に半導体装置の製造過程で安定か
つ確実にパターンの重ね合わせを可能とする基準マーク
を有する半導体装置およびその製造方法に関するもので
ある。

【０００２】

【従来の技術】微細・高密度素子からなる集積回路にお
いては、微細素子の高速動作性を確保し、集積回路とし
ての高速動作を向上させるため、寄生容量の低減が可能
なＳＯＩ構造の基板を用いた半導体装置の開発が進めら
れている。集積回路などに代表される半導体装置の製造
では、基板上に各種薄膜を形成し、この薄膜上の所望の
位置に所望の素子パターンをリソグラフィ技術によりレ
ジストパターンとして形成した後、この薄膜を選択除去
してこのレジストパターンを薄膜に転写する工程を数層
にわたって繰り返し実施する。数層にわたるパターンの
形成では、パターン層間の重ね合わせが重要であり、こ
の重ね合わせ位置がずれた場合、製造した半導体装置で
は、所望の素子が製作されず、半導体装置としての正常
動作機能を持つことができない。

【０００３】パターンの微細化が著しい昨今では、パタ
ーン層間の重ね合わせ精度は、０．１μｍオーダーが要
求される。このようなパターン層間の重ね合わせに重要
な因子の１つにパターンの位置合わせの基準とする合わ
せマーク（以後、合わせマークという）の品質がある。
この合わせマークは、次の層のパターン形成のため、通
常、前述した素子パターン形成の際に同一層に形成され
るが、製造工程において最初に形成される合わせマーク
は、チップの位置を確定するために必要なマークであ
り、半導体基板に形成される。合わせマークは次のパタ
ーン層の形成の際、基準マークとして十分検出可能なパ
ターンであることが重要であり、製造過程で実施される
各種処理工程、特にエッチング工程などでパターン形状
に異常が生じてはならない。

【０００４】基板がＳＯＩ基板の場合は、前述したよう
に通常の単体半導体基板とは、構造が異なるため、単体
半導体基板の場合と同じ製造方法で合わせマークを形成
した従来の方法では、以下に説明するように主に薬液に
よるエッチング工程で合わせマーク形状に異常が生じ、
次の層のパターン形成のためのリソグラフィ工程で合わ
せマークの検出が不可能になり、正規の製造工程を実施
することができなかった。

【０００５】図３は、例えば半導体基体として単結晶シ
リコン層１、絶縁層としてシリコン酸化物層２、半導体
層としてシリコン層３からなる構造のＳＯＩ半導体基板
の製造工程を説明する要部断面図である。まず、図３
（ａ）に示すようにＳＯＩ基板上に合わせマークとなる
レジストパターン４を例えば光露光法によるリソグラフ
ィにより形成する。次に図３（ｂ）に示すようにこのレ
ジストパターン４をマスクとして例えば反応性イオンエ
ッチング（ＲＩＥ）法によりシリコン層３をエッチング
した後、このレジストパターン４を除去して合わせマー
ク７′を形成していた。

【０００６】しかし、後続の合わせマーク形成領域外に
能動素子および受動素子を形成する半導体装置の製造工
程において、素子形成領域におけるシリコン酸化物層を
除去する際に実施される弗酸によるエッチング処理によ
り、図３（ｃ）に示すようにシリコン酸化物層２がエッ
チングされる。シリコン層３は弗酸ではエッチングされ
ず、シリコン酸化物層２は弗酸により等方的にエッチン
グされる。このため、結果として図示したようにシリコ
ン層３によるパターン端下部でシリコン酸化物層２に意
図しないアンダーカットが発生した断面形状となる。

【０００７】また、他の方法としては、図４に示すよう
にレジストパターンをマスクとした加工方法において、
シリコン層３およびシリコン酸化物層２をエッチング
し、単結晶シリコン層１を露出させる方法があった。

【０００８】

【発明が解決しようとする課題】しかしながら、前述の
図３で説明したようなアンダーカットが発生した断面形
状の合わせマークでは、光による合わせマークパターン
検出時にアンダーカット部での光の散乱の影響により、
正規の反射光を検出できず、合わせマークを検出するこ
とが不可能であるという問題があった。なお、シリコン
酸化物層の弗酸によるエッチング工程は、高温熱処理前
の基板の清浄化や、既成のシリコン酸化物層の領域に膜
厚の異なるシリコン酸化物層を新たに生長させるための
既成シリコン酸化物層のエッチングなど、半導体装置の
製造工程においては、必須の工程である。

【０００９】また、前述の図４で説明したような断面形
状の合わせマークでは、後続の半導体装置の製造工程に
おいて、シリコン酸化物層を除去する際に実施される弗
酸によるエッチング時にシリコン酸化物層２のパターン
端でシリコン酸化物層２がエッチングされ、マスクパタ
ーンの断面において、図示したように下層のシリコン酸
化物層２の端部が後退した構造となるため、前述した図
３と同様に合わせマークの検出が不可能であった。

【００１０】このように従来の製造方法では、リソグラ
フィ工程における合わせマークの検出が不可能であるた
め、パターンの重ね合わせ形成ができず、集積回路など
の半導体装置の製造が不可能になるという重大な問題が
あった。

【００１１】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、製
造工程中において、安定、かつ確実に検出することがで
きる構造の合わせマークを有する半導体装置およびその
製造方法を提供することにある。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために本発明による半導体装置は、半導体基体上に絶
縁層および半導体層が順次積層して形成された積層構造
からなる半導体基板を有する半導体装置において、絶縁
層および半導体層が選択的に除去され半導体基体が露出
したパターン内に半導体基体を選択的に加工してなるパ
ターン重ね合わせ用基準マークが形成されている。

【００１３】また、本発明による半導体装置の製造方法
は、半導体層上に開口パターンおよび補助用基準マーク
を有する第１の加工マスク材からなる第１のパターンを
選択的に形成する工程と、この第１のパターンをマスク
として絶縁層および半導体層を半導体基体が露出するま
で加工する工程と、補助用基準マークを基準として開口
パターン内にパターン重ね合わせ用基準マークを有する
第２の加工マスク材からなる第２のパターンを形成する
工程と、この第２のパターンをマスクとして半導体基体
を加工する工程とを有している。

【００１４】また、他の発明による半導体装置の製造方
法は、半導体層上にパターン重ね合わせ用基準マークを
有する第１の加工マスク材からなる第１のパターンを選
択的に形成する工程と、この第１のパターンをマスクと
して半導体層または半導体層と絶縁層の一部または半導
体層と絶縁層を加工する工程と、パターン重ね合わせ用
基準マークを基準としてパターン重ね合わせ用基準マー
ク領域が開口された第２の加工マスク材からなる第２の
パターンを形成する工程と、この第２のパターンをマス
クとしてパターン重ね合わせ用基準マーク領域において
半導体基体を加工し、かつパターン重ね合わせ用基準マ
ーク領域の半導体基体が露出する条件にて半導体層と絶
縁層または絶縁層と半導体層を加工する工程とを有して
いる。

【００１５】

【作用】本発明における半導体基体上に形成された合わ
せマークは、半導体装置の製造工程において、弗酸によ
るシリコン酸化物層のエッチング工程を経過してもパタ
ーン合わせ用基準マーク構造が変化せず、リソグラフィ
工程におけるパターンの重ね合わせ形成が安定かつ確実
に実施可能となる。

【００１６】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 （実施例１）図１（ａ）〜（ｅ）は、本発明による半導
体装置の製造方法の一実施例を説明する各工程の断面図
であり、前述した図３と同一部分には同一符号を付して
ある。同図において、まず、図１（ａ）に示すように単
結晶シリコン層１上にシリコン酸化物層２およびシリコ
ン層３が形成されたＳＯＩ基板の表面に合わせマークを
形成する領域に開口パターン５が開口され、かつこの開
口パターン５の形成領域外に合わせマークとほぼ同じパ
ターンからなる補助パターン６を有するレジストパター
ン４を例えば光露光法によるリソグラフィにより形成す
る。

【００１７】次に図１（ｂ）に示すように例えばＲＩＥ
法によりこのレジストパターン４をマスクとしてシリコ
ン層３およびシリコン酸化物層２をエッチングして単結
晶シリコン層１を露出させる。その後、酸素プラズマに
よるドライエッチング（アッシャ）などによりレジスト
パターン４のみを除去する。この場合、シリコン層３の
厚さは例えば約０．２μｍ程度，シリコン酸化物層２の
厚さは例えば約０．１μｍ程度である。

【００１８】次に図１（ｃ）に示すように補助パターン
６を合わせ基準として開口パターン５内に位置するよう
に合わせマークのレジストパターン７を形成する。この
とき、補助パターン６は、合わせマークを開口パターン
５内に形成するための合わせマークの役割を担うが、こ
れまでの工程において弗酸によるエッチング工程は一切
無いので、補助パターン６の形状に異常が生じることは
ない。

【００１９】次に図１（ｄ）に示すようにレジストパタ
ーン７をマスクとして例えばＲＩＥ法により単結晶シリ
コン層１を一定の深さ、例えば約０．３μｍ程度にエッ
チングし、溝１ａを形成する。その後、アッシャなどに
よりレジストパターン７を除去すれば、開口パターン５
内に露出した単結晶シリコン層１の表面に溝１ａを有す
る合わせマーク９が形成される。

【００２０】このような方法によれば、後続の半導体装
置の製造工程において、弗酸によるシリコン酸化物のエ
ッチングが実施された場合、シリコン酸化物２のエッチ
ングによってアンダーカットによる形状変化が生ずる部
分は、図１（ｅ）に示すように開口パターン５の端部で
ある。この開口パターン５の端部で形状変化が生じたと
しても、この開口パターン５はマーク検出の対象パター
ンとはならないので、リソグラフィ工程でのマーク検出
には何等不都合が生じることはない。

【００２１】基準マークの検出は、単結晶シリコン層１
上に形成されたマーク９により実施されるが、一般にシ
リコン層は弗酸でエッチングされないので、弗酸処理後
も単結晶シリコン層１を加工して形成した合わせマーク
９は何等形状変化を生じることがないので、安定して確
実にマークが検出される。

【００２２】（実施例２）図２（ａ）〜（ｅ）は、本発
明による半導体装置の製造方法の他の実施例を説明する
各工程の断面図であり、前述した図１と同一部分には同
一符号を付してある。同図において、まず、図２（ａ）
に示すように単結晶シリコン層１上にシリコン酸化物層
２およびシリコン層３が形成されたＳＯＩ基板の表面に
合わせマークのレジストパターン７を形成する。

【００２３】次に図２（ｂ）に示すように例えばＲＩＥ
法によりこのレジストパターン７をマスクとしてシリコ
ン層３とシリコン酸化物層２とをエッチングし、レジス
トパターン７をシリコン層３とシリコン酸化物層２とか
らなる積層パターン８に転写する。その後、アッシャな
どによりレジストパターン７のみを除去し、マークパタ
ーンを形成する。この場合、シリコン層３の厚さは例え
ば約０．２μｍ程度，シリコン酸化物層２の厚さは例え
ば約０．１μｍ程度である。

【００２４】次に図２（ｃ）に示すように図２（ｂ）で
形成した合わせマークパターンを基準にしてこの合わせ
マークパターンが形成されている領域に開口パターン５
が開口されたレジストパターン４を形成する。

【００２５】次に図２（ｄ）に示すように開口パターン
５内の単結晶シリコン層１を例えばＲＩＥ法により例え
ば約０．３μｍ程度の深さにエッチングして溝１ａを形
成する。この場合、図２（ｃ）に示した開口パターン５
内の積層パターン８を構成するシリコン層３およびシリ
コン酸化物層２も同時にエッチングされ、この積層パタ
ーン８の形成部分ではエッチング終了後、単結晶シリコ
ン層１が露出するエッチング条件でエッチングを実施す
る。

【００２６】このエッチング条件としては、例えばＣＨ
Ｆ₃／Ｏ₂＝１／１の混合ガスによるＲＩＥ法でよい。こ
のガス組成では、シリコンとシリコン酸化物とのエッチ
ング速度比は１であるので、単結晶シリコン層１を約
０．３μｍ程度エッチングするとき、シリコン層３の約
０．２μｍおよびシリコン酸化物層２の約０．１μｍが
全てエッチングされ、積層パターン８の形成部分ではエ
ッチング終了後、単結晶シリコン層１が露出する。

【００２７】なお、本実施例では、シリコン層３の厚
さ，シリコン酸化物層２の厚さおよび単結晶シリコン層
１のエッチング深さは、前述したような数値に設定した
場合について説明したが、各厚さと単結晶シリコン層１
のエッチング深さとは、前述した数値に限定されず、ま
た、ＲＩＥ法でのシリコンとシリコン酸化物とのエッチ
ング速度比の調整は、例えばＣＨＦ₃／Ｏ₂の流量比を変
化させることにより容易に行うことができる。

【００２８】例えばシリコン層３またはシリコン酸化物
層２の厚さが厚く、単結晶シリコン層１を所定の深さに
エッチングする工程において、開口パターン５内のシリ
コン層３とシリコン酸化物層２とをエッチング除去でき
ないと予測される場合には、エッチング速度がシリコン
＞シリコン酸化物およびシリコン酸化物＞シリコンの関
係となるＲＩＥ条件を用いれば良い。

【００２９】すなわち、シリコン層３のエッチング時に
僅かのシリコン酸化物層２がエッチングされ、シリコン
酸化物層２のエッチング時に僅かのシリコン層３がエッ
チングされる条件を組み合わせてエッチングすることに
より、本目的を達成することができる。

【００３０】以上のように単結晶シリコン層１をエッチ
ングした後、アッシャなどによりレジストのみを除去す
れば、単結晶シリコン層１の表面に溝１ａを有する合わ
せマーク９が形成される。

【００３１】このような方法においても、後続の半導体
装置の製造工程における弗酸によるシリコン酸化物層の
エッチング後も図２（ｅ）に示すように合わせマーク９
の形状に異常は無く、マーク検出において何等支障がな
いことは、前述した実施例１の場合と同様である。

【００３２】なお、前述した実施例では、レジストへの
パターン露光法として光露光による方法で説明したが、
Ｘ線による方法でも良い。このＸ線によるパターン露光
においても、合わせマーク検出は光を用いて実施され
る。また、電子ビームによる描画でも良い。この電子ビ
ームによる方法では、合わせマーク検出は、電子ビーム
を合わせマークに照射し、照射領域で発生する二次電子
を検出する手法で実施される。

【００３３】電子ビームによる検出においても、合わせ
マークパターン形状の確保は光による検出の場合と事情
は同じであり、従来において説明したようにパターン断
面形状が異常をきたした場合、電子の異常散乱が生じる
ため、合わせマークの正常な検出は不可能となる。した
がって本発明による合わせマークの形成法が電子ビーム
による描画法に対しても光露光による方法と同様に効果
的であることは明かである。

【００３４】

【発明の効果】以上、説明したように本発明による半導
体装置によれば、パターン重ね合わせ用基準マークを半
導体基体に設けたことにより、半導体装置の製造工程に
おいて基準マークを安定かつ確実に検出できるので、半
導体基板を有する半導体装置の製造が容易に可能となる
という極めて優れた効果が得られる。また、本発明によ
る半導体装置の製造方法によれば、絶縁層のエッチング
工程を経過してもパターン合わせ用基準マーク構造が変
化せず、リソグラフィ工程におけるパターンの重ね合わ
せ形成が安定かつ確実に実施できるので、半導体基板を
有する半導体装置の製造が容易に可能となるという極め
て優れた効果が得られる。

【図面の簡単な説明】

【図１】本発明による半導体装置の製造方法の一実施例
を説明する各工程の断面図である。

【図２】本発明による半導体装置の製造方法の他の実施
例を説明する各工程の断面図である。

【図３】従来の半導体装置の製造方法を説明する各工程
の断面図である。

【図４】従来の半導体装置の製造方法による問題点を説
明する断面図である。

【符号の説明】

１ 単結晶シリコン層 １ａ 溝 ２ シリコン酸化物層 ３ シリコン層 ４ レジストパターン ５ 開口パターン ６ 補助パターン ７ 合わせマークレジストパターン ８ 積層パターン ９ 合わせマーク

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基体上に絶縁層および半導体層が
   順次積層して形成された積層構造からなる半導体基板を
   有する半導体装置において、 前記絶縁層および半導体層が選択的に除去され前記半導
   体基体が露出したパターン内に前記半導体基体を選択的
   に加工してなるパターン重ね合わせ用基準マークが形成
   されていることを特徴とする半導体装置。
2. 【請求項２】 半導体基体上に絶縁層および半導体層が
   順次積層して形成された半導体基板を有する半導体装置
   において、 前記半導体層上に開口パターンおよび補助用基準マーク
   を有する加工マスク材からなる第１のパターンを選択的
   に形成する工程と、 前記第１のパターンをマスクとして前記半導体層および
   絶縁層を前記半導体基体が露出するまで加工する工程
   と、 前記補助用基準マークを基準として前記開口パターン内
   にパターン重ね合わせ用基準マークを有する加工マスク
   材からなる第２のパターンを形成する工程と、 前記第２のパターンをマスクとして前記半導体基体を加
   工する工程と、を備えたことを特徴とする半導体装置の
   製造方法。
3. 【請求項３】 半導体基体上に絶縁層および半導体層が
   順次積層して形成された半導体基板を有する半導体装置
   において、 前記半導体層上にパターン重ね合わせ用基準マークを有
   する加工マスク材からなる第１のパターンを選択的に形
   成する工程と、 前記第１のパターンをマスクとして前記半導体層および
   前記絶縁層を加工する工程と、 前記パターン重ね合わせ用基準マークを基準として前記
   パターン重ね合わせ用基準マーク領域が開口された加工
   マスク材からなる第２のパターンを形成する工程と、 前記第２のパターンをマスクとして前記パターン重ね合
   わせ用基準マーク領域において前記半導体基体に溝を形
   成し、かつ前記溝以外の領域においては前記半導体基体
   が露出する条件にて前記半導体層および前記絶縁層を前
   記半導体基体が露出するまで加工する工程と、を備えた
   ことを特徴とする半導体装置の製造方法。