JPH0245909A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0245909A JPH0245909A JP63196498A JP19649888A JPH0245909A JP H0245909 A JPH0245909 A JP H0245909A JP 63196498 A JP63196498 A JP 63196498A JP 19649888 A JP19649888 A JP 19649888A JP H0245909 A JPH0245909 A JP H0245909A
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- JP
- Japan
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- pattern
- insulating film
- conductive wiring
- wiring
- forming
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置のスクライブライン領域の構造に
関するものである。
関するものである。
〔従来の技術〕、
従来の技術における第３絶縁膜のパターンは、単純に半
導体基板の上にじかに形成されるか絶縁膜の上に形成さ
れるものであった。特にスクライブライン領域に形成さ
れるアライメントマークにしても特開昭６０−３５５１
４のようにアライメントマークの構造そのものに言及す
るものはなくアライメントマークの周辺や、配置に関す
るものが多い。
導体基板の上にじかに形成されるか絶縁膜の上に形成さ
れるものであった。特にスクライブライン領域に形成さ
れるアライメントマークにしても特開昭６０−３５５１
４のようにアライメントマークの構造そのものに言及す
るものはなくアライメントマークの周辺や、配置に関す
るものが多い。
（発明が解決しようとする課題）
しかし、前述の技術では、たとえば、第３絶縁膜のアラ
イメントマークの場合、前記アライメントマークの下地
がシリコン酸化物の第２絶縁膜の時、第３絶縁膜のフォ
トエツチング工程の通常数ｌＯ％のオーバーエツチング
を行なうエツチングにおいて前記下地の第２絶縁膜も第
３絶縁膜がエツチングされ次第エツチングされてしまい
ウェハー内の中でぬきパターンのときは最も漂い溝な形
成し、残しパターンの時は最も高い段差を形成すること
となる。この後のウェハー全面に第２導電配線を形成し
フォトエツチング工程によって所定の配線パターンを形
成しようとする場合、特にフォトリソグラフィ工程（こ
おいて、ポジタイプフォトレジストの塗布において前記
第３絶縁膜のパターンの所はポジタイプフォトレジスト
の膜厚が他の所より厚くなってしまい、所定のアライナ
−の露光でフォトレジストは十分に露光しきれずに現像
後、フォトレジスト残りが生じる。このフォトレジスト
の残りは、エツチングにおいて第２導電配線のエツチン
グの阻害しエツチング残りとなる。この第２導電配線の
エツチング残りが、後工程のフォトレジスト剥離工程、
パッシベーション膜形成前の前処理やパッシベーション
膜のフォトエツチング時およびフォトレジスト剥離時に
ウェハーより剥離し、導電性異物として生じるにの導電
性異物が半導体装置の製造に大きな障害を与えるもので
ある。導電性異物が再びウェハーに付着すると、導電配
線パターンの短絡が生じたり、ウェハー上の突起物とな
ってフォトリソグラフィ工程においてフォトレジストの
パターン形成を阻害しパターン欠陥を生じさせたりして
半導体装置の歩留りを低下させるものである。
イメントマークの場合、前記アライメントマークの下地
がシリコン酸化物の第２絶縁膜の時、第３絶縁膜のフォ
トエツチング工程の通常数ｌＯ％のオーバーエツチング
を行なうエツチングにおいて前記下地の第２絶縁膜も第
３絶縁膜がエツチングされ次第エツチングされてしまい
ウェハー内の中でぬきパターンのときは最も漂い溝な形
成し、残しパターンの時は最も高い段差を形成すること
となる。この後のウェハー全面に第２導電配線を形成し
フォトエツチング工程によって所定の配線パターンを形
成しようとする場合、特にフォトリソグラフィ工程（こ
おいて、ポジタイプフォトレジストの塗布において前記
第３絶縁膜のパターンの所はポジタイプフォトレジスト
の膜厚が他の所より厚くなってしまい、所定のアライナ
−の露光でフォトレジストは十分に露光しきれずに現像
後、フォトレジスト残りが生じる。このフォトレジスト
の残りは、エツチングにおいて第２導電配線のエツチン
グの阻害しエツチング残りとなる。この第２導電配線の
エツチング残りが、後工程のフォトレジスト剥離工程、
パッシベーション膜形成前の前処理やパッシベーション
膜のフォトエツチング時およびフォトレジスト剥離時に
ウェハーより剥離し、導電性異物として生じるにの導電
性異物が半導体装置の製造に大きな障害を与えるもので
ある。導電性異物が再びウェハーに付着すると、導電配
線パターンの短絡が生じたり、ウェハー上の突起物とな
ってフォトリソグラフィ工程においてフォトレジストの
パターン形成を阻害しパターン欠陥を生じさせたりして
半導体装置の歩留りを低下させるものである。
本発明はこのような従来技術の問題を解決するものであ
り、その目的は歩留りの低下を防止することにある。
り、その目的は歩留りの低下を防止することにある。
［課題を解決するための手段］
本発明の半導体装置は、第３絶縁膜のパターンを半導体
基板の上に第１導電配線のパターンをかいして形成し、
その上部に第２導電配線のパターンを形成することによ
り前述の問題を解決する。
基板の上に第１導電配線のパターンをかいして形成し、
その上部に第２導電配線のパターンを形成することによ
り前述の問題を解決する。
［実 施 例］
第１図は、本発明の実施例の断面図である。半導体基板
１の上に第１導電配線２のパターンを形成し、次に第３
絶縁膜３のパターンを形成し、その上に第２導電配線５
のパターンを形成し、さらニハッシベーション膜を被覆
形成したものである。
１の上に第１導電配線２のパターンを形成し、次に第３
絶縁膜３のパターンを形成し、その上に第２導電配線５
のパターンを形成し、さらニハッシベーション膜を被覆
形成したものである。
この構造によれば、第３絶縁膜３のパターン４は、第１
４２４配線２のパターンによってエツチング時の下地の
エツチングが発生しない構造となっているために、他の
ウェハー内の第３絶縁膜と同一の形状となり、第２導電
配線層５のフォトリソグラフィ工程時に、フォトレジス
トの残りは生じなくなり、その結果として導電性異物の
発生もなくなるものである。
４２４配線２のパターンによってエツチング時の下地の
エツチングが発生しない構造となっているために、他の
ウェハー内の第３絶縁膜と同一の形状となり、第２導電
配線層５のフォトリソグラフィ工程時に、フォトレジス
トの残りは生じなくなり、その結果として導電性異物の
発生もなくなるものである。
［発明の効果１
以上述べたように発明によれば、スクライブライン領域
に形成された第３絶縁膜のパターンによって発生してい
た第２導電配線の導電性異物は全く発生しなくなり、半
導体装置の歩留りの低下の防止できる効果を有するもの
である。
に形成された第３絶縁膜のパターンによって発生してい
た第２導電配線の導電性異物は全く発生しなくなり、半
導体装置の歩留りの低下の防止できる効果を有するもの
である。
また、本発明の効果は導電配線が２層のみではなく３層
以上の多層導電配線においても全く同様の効果を有する
ものである。
以上の多層導電配線においても全く同様の効果を有する
ものである。
さらには、スクライブライン領域に形成された第３絶縁
膜のパターンのみならず、半導体装置の中の半導体装置
以外のパターン（寸法測定用パターン、アライメントず
れ測定パターン、半導体装置職別マーク等）に適用する
ことにより本発明の効果はより完璧なものとなるであろ
う。
膜のパターンのみならず、半導体装置の中の半導体装置
以外のパターン（寸法測定用パターン、アライメントず
れ測定パターン、半導体装置職別マーク等）に適用する
ことにより本発明の効果はより完璧なものとなるであろ
う。
第１図は本発明の実施例の断面図。
・半導体基板
第１導電配線
・第３絶縁膜
第３絶！！膜パターン
・第２導電配線
・パッシベーション膜
以上
出願人 セイコーエプソン株式会社
Claims (1)
- 半導体基板に、第１絶縁膜を形成する工程と、ゲート電
極を形成する工程と、その上部に第２絶縁膜を形成する
工程と第１導電配線を形成する工程と第２絶縁膜を形成
する工程と第２導電配線を形成する工程と、その上にパ
ッシベーション膜を形成する工程よりなる半導体装置の
製造方法において、スクライブライン領域に形成された
前記第３絶縁膜のパターンを、前記半導体基板の上に前
記第１導電配線のパターンをかいして形成し、その上部
に前記第２導電配線のパターンを形成した事を特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196498A JPH0245909A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196498A JPH0245909A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245909A true JPH0245909A (ja) | 1990-02-15 |
Family
ID=16358763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196498A Pending JPH0245909A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239256A (en) * | 1990-07-24 | 1993-08-24 | Sharp Kabushiki Kaisha | Reference voltage generating circuit for a semiconductor device formed in a semiconductor substrate which generates a reference voltage with a positive temperature coefficient |
-
1988
- 1988-08-06 JP JP63196498A patent/JPH0245909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239256A (en) * | 1990-07-24 | 1993-08-24 | Sharp Kabushiki Kaisha | Reference voltage generating circuit for a semiconductor device formed in a semiconductor substrate which generates a reference voltage with a positive temperature coefficient |
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