JPS5828735B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、表面段差を有す
る電極配線パターン設計等に適した方法を提供するもの
である。

集積回路製作の電極配線の方法としては、従来、（４）
ネガタイプ感光性樹脂（例：商品名ＫＴＦＲ以降ネガレ
ジストという）を用いたケミカルエツチング法、（Ｂ）
ポジタイプ感光性樹脂（例：商品名ＡＺ１３５０Ｊ以降
ポジレジストという）を用いたケミカルエツチング法、
（Ｑ感光性樹脂（以降ホトレジストという）を用いたリ
フトオフ法の３方法が多く用いられており、それぞれに
ついて説明してゆく。

第一の（Ａ）の方法であるネガレジスト法を第１図に示
し説明してゆくと、シリコン半導体基板１（以後Ｓｉ基
板という）上に傾斜２を有するシリコン酸化膜３（以後
ＳｉＯ２膜という）を形成し、上記ＳｉＯ２膜３上にＡ
１膜４を蒸着し、上記ＡＩ膜膜上上ネガレジスト５を塗
布して、ホトマスク６を密着させ紫外線７により、上記
ネガレジスト５の一部を露光させる。

ところが上記ホトマスク６を上記傾斜２に沿って密着露
光させる場合は、斜めに入射した紫外光線８は上記ＡＩ
膜４の傾斜部９において、ａに示すように斜めに反射さ
れ、露光されてはならない上記ネガレジスト５の一部を
露光してしまい、非露光部のエツチングを行うとネガレ
ジストパターン１ｏ、ｉｉが同すのように薄いネガレジ
スト１２により短絡される。

この状態で上記ネガレジスト１０．１１をエツチングマ
スクとして、露出されたＡＩ膜４を例えばリン酸系エツ
チング液でエツチングオンすると、Ｃのごとく本来ＡＩ
膜１３’、１３“とじて独立に形成されねばならないに
もかかわらずＡＩ膜パタン１３が短絡されたままで形成
される。

高集積度化になり微細パターン化してくると表面段差に
沿ってＡＩ電極がしばしば配線されることがある。

したがって、第１図の方法では歩留りの向上はほとんど
のぞめない状態である。

次に（Ｂ）の第２の方法であるポジレスト法について第
２図をみながら説明する。

第２図において、第１図と同一のものには同一番号を付
している。

１５はポジレジスト、１６はフォトマスク、１７は紫外
光線である。

ポジレジスト１５の特長として、紫外光線１７に露光さ
れると分解し、溶剤に溶けるという性質であるため、表
面段差に沿って電極が配線されても、同すに示すように
ポジレジストパターン２０，２１０短絡は生じない。

しかしポジレジスト耐酸性が低いため、上記ポジレジス
トパターン２０，２１をエツチングマスクとして、上記
Ａｌ膜３をエツチングオンすると形成されたＡｌ膜パタ
ーン２２，２３の巾２４はＣに示すように非常に狭くな
り微細パターン形成においては完全にエツチングオフさ
れてしまう可能性が犬である。

つまり例えば電極線巾を４ミクロンで設計した場合、ポ
ジレジストパターン２０，２１０巾は２〜２．５ミクロ
ンとなり、Ａｌ膜３（膜厚１．０ミクロン）をエツチン
グオンすると、サイドエツチングによりＡｌ膜パターン
２２．２３は１ミクロン以下かあるいは完全になくなっ
てしまう。

次に＜Ｃ）の第３の方法であるホトレジストを用いたリ
フトオフ法について第３図をみながら説明する。

この方法は、Ｓｉ基体１上にＳｉＯ２膜２を設定し、そ
の上にホトレジスト２５（ネガポジタイプどちらでもよ
い）を塗布し、ホトマスク２６を密着させ紫外光線１７
によって上記ホレジスト２５の一部を露光する。

次に溶剤にて上記ホトレジスト２５の一部を除去してホ
トレジストパターン３０を形成し、上記ホトレジストパ
ターン３０と一部露出された上記ＳｉＯ２膜２上に、上
記ホトレジストパターン３０の膜厚３１より十分に薄い
Ａｌ膜３２を蒸着する。

（例えば、ホトレジスト２５の膜厚２．０ミクロンに対
して、Ａｌ膜３２の膜厚０．５ミクロン）ついで、ホト
レジストはくり液（例えば、商品名：Ｊｌｏｏ）で上記
ホトレジストパターン３０を除去してＡｌ膜パターン３
３を形成する。

この場合上記ホトレジスト膜３０と上記Ａｌ膜３２の膜
厚が同等になるか、あるいは反対に上記Ａｌ膜３２が厚
くなるとリフトオフ法は非常に困難となる。

つまりリフトオフ法というのは、段差部分のＡｌ膜３２
’の膜厚が非常に薄いことを利用した方法であるからで
ある。

以上のようにいずれの方法も集積回路が高集積度化して
微細パターン形成が必要となると、設計の余裕度がなく
なり、表面段差に沿って段差に交叉して電極配線がなさ
れると電極間短絡、段差での電極断線等を引きおこし歩
留りの向上はのぞめない。

そこで、本発明は集積回路が高集積度化し、微細パター
ン形成が必要になった場合の製造歩留りの向上をはかる
ものである。

以下本発明の実施例を図面とともに説明する。

第４図は本発明の一実施例にかかる微細電極パターンの
作成方法を示すものである。

順をおって説明すると、Ｓｉ基体５１上にＳｉＯ２膜５
２全５２し、上記ＳｉＯ２膜５２膜圧２上のホトレジス
ト５３（例えばポジレジストＡＺ１３５０Ｊ膜厚２ミク
ロン）を塗布し、ホトマスク５４を密着させ紫外光線５
５にて上記ホトレジスト５３の一部を露光、分解させて
ａ１溶剤にて除去し第１のホトレジストパターン５６を
得るす。

ちなみにポジレジストの特性として数ミクロン巾のホト
レジストパターンを形成することは簡単である。

次に上記第１のホトレジストパターン５６と上記露出さ
れた５ｉｎ２膜５２上にＡｌ膜５７（膜厚１〜２ミクロ
ン）を蒸着しＣ１上記ＡＩ膜５７上に第２のホトレジス
ト５８（例えばネガレジストＫＴＦＲ）を塗布し、前記
ホトマスクと同一のホトマスク５９を第１のホトレジス
トパターン５６にマスク合せして、上記第２のホトレジ
スト５８の一部を露光、重合させるｄｏついで溶剤にて
上記第２のホトレジスト５８の一部を除去して第２のホ
トレジストパターン６０を、上記第１のホトレジストパ
ターン５６と平面上同一位置に形成するｅｏ 次に上記第２のホトレジストパターン６０をエツチング
マスクとして、上記Ａｌ膜５７の一部を例えばリン酸系
のエツチング液で、上記第１のホトレジストパターン５
６０表面が露出するまでエチングし、Ａｌ膜パターン６
１を得るｆｏこのときＡｌ膜５７が厚くても第２のホト
レジストパターン６０の存在のため確実にＡｌ膜５７の
選択エツチングを行うことができる。

なお、このとき、第１のホトレジスト膜タ・−７５６と
第２のホトレジストパターン６００間のＡｌ膜の部分５
７′はＡｌ膜５７の膜厚の１／１０以下の膜厚であるた
め、エツチング液の浸透が少なく、オーバ・−エツチン
グを行なってもサイドエツチング量は非常に少ない。

ついで上記第１のホトレジストパターン５６と上記第２
のホトレジストパターン６０をホトレジストはくり液（
例えば商品名：Ｊｌｏｏ）にて除去し完成となるｇ。

次に本発明の他の実施例として表面段差が犬（約１ミク
ロン）で、設計寸法が３ミクロンのシリコンゲートＭＯ
８−ＩＣ製作が用いた例を示す。

Ｓｉ基板５１上にＳｉＯ２膜５２膜島２上記５ｉ０２膜
５２の一部が除去されて金属電極引出し用のコンタクト
開孔が形成されさらに不純物層７０が形成されている。

又上記ＳｉＯ２膜５２内に多結晶シリコン膜よりなる第
１の配線パターン７１があり、上記ＳｉＯ２膜５２の段
差７２及び上記第１の配線パターン７１０段差７３は０
．５〜１．０ミクロン存在し、この状態で第１のホトレ
ジストパターン７４（例えば商品名：ポジレジストＡＺ
１３５０Ｊ膜厚２．０ミクロンを形成するａ。

ついで５ｉｎ２膜５２、上記第１の配線パターン７１の
上記段差７２．７３より犬なる膜厚のＡＩ膜７５を蒸着
しｂ、上記第１のホトレジストパターン７４の形成に用
いたホトマスクを用いて、第２のホトレジストパターン
７６（例えば商品名：ネガレジストＫＴＦＲ）を形成す
る。

このとき、上記第１のホトレジストパターン７４の膜厚
は段差７３よりも太きいため第１のホトレジストパター
ン７４の上部は突出し、Ａ１膜７５もパターンＴ４上に
おいて突出した形となる。

したがって、第２のホトレジストパターン７６は、第１
図のように残すべき部分に光が回り込むことがないため
、第２のホトレジストパターン７６が第２図すのように
残ることなく、所望どおりのパターンを得ることができ
る。

すなわち、第１のホトレジストパターン形成のマスクを
用いて第１のホトレジストパターン７４上には第２のホ
トレジストを完全に除去することができる。

上記第１のホトレジストパターン７４上の上記ＡＩ膜７
５０所定部を例えばリン酸系のエツチング液でエツチン
グオンしてｃ、最後に上記第１、第２のホトレジストパ
ターン７４゜７６をホトレジストばくり液を用いて除去
し、第２の配線パターン７７を形成して完成となるｄ０
上述した方法によれば次のような利点をあげることがで
きる。

（１） 表面段差を有する集積回路の製作において、
電極が段差に沿って配線されても電極間短絡をおこさな
いので、設計に余裕度をもたせることができる。

（２）表面段差を有する集積回路の製作において、大き
な段差に交叉して電極が配線される場合、Ａｌ配線膜厚
を表面段差より十分大きくしても、配線パターンを断線
することな（、高歩留りで形成することができる。

（３）ホトレジスト工程が１つ増加しても、同一ホトマ
スクを使用するためホトマスクの種類は増加しない。

なお、上記実施例ではＡＩ配線パターンの作成について
説明したが、本発明の方法は絶縁膜パターンの形成にも
適用することができる。

以上のように、本発明の方法は表面段差を有する微細パ
ターン設計の集積回路製作において、高歩留りを実現す
ることが可能となるものである。

【図面の簡単な説明】

第１図ａ −ｃは従来のネガレジストを用いた電極形成
法の工程断面図、第２図ａ −ｃは従来のポジレジスト
を用いた電極形成法の工程断面図、第３図ａ−ｄは従来
のホトレジストを用いたリフトオフ電極形成法の工程断
面図、第４図ａ−ｇは本発明の一実施例の微細電極パタ
ーンの作成工程断面図、第５図ａ −ｄは本発明の他の
実施例にかかるＳｉゲートＭＯ８−ＩＣを製作する工程
断面図である。 ５１・・・・・・シリコン基板、５２・・・・・・Ｓｉ
ｏ２膜、５６、γ４・・・・・・第１のホトレジストパ
ターン、５７・・・・・・ＡＩＪＩ（，６０，７６・・
・・・・第２のホトレジストパターン、６１・・・・・
・ＡＩ膜パターン、７１・・・・・・第１の配線パター
ン、７７・・・・・・第２の配線パターン。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上に第１の感光性樹脂パターンを形成し
   、前記半導体基板及び前記第１の感光性樹脂パターン上
   に配線となる導電膜を形成する第１の工程と、前記導電
   膜上に前記第１の感光性樹脂パターンと逆パターンであ
   る第２の感光性樹脂パターンを形成する第２の工程と、
   前記第２の工程で露出された前記導電膜を前記第２の感
   光性樹脂パターンを用いエツチングするし、その後前記
   第１、第２の感光性樹脂パターンを除去し、前記導電膜
   による金属配線を形成する第３の工程を備えたことを特
   徴とする半導体装置の製造方法。