JPS5852341B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造に関し、高密度集積回路にお
ける微細パターン形成に際しての装造歩留りの向上を目
的とするものである。

集積回路製作の電極配線の方法としては、従来（Ａ）ネ
ガタイプ感光性樹脂（例、商品名ＫＴＦＲ：以降ネガレ
ジストという）を用いたケミカルエツチング法。

（Ｂ）ポジタイプ感光性樹脂（例、商品名ＡＺ１３５０
Ｊ：以降ポジレジヌトという）を用いたケミカルエツチ
ング法。

（０感光性樹脂（以降ホトレジストという）を用いたリ
フトオフ法の３方法が多く用いられており、それぞれに
ついて説明する。

第一の方法であるネガレジスト法を第１図に示し説明し
てゆくと、シリコン半導体基板１（以降Ｓｉ基板という
）上にたとえば傾斜２を有するシリコン酸化膜３（以降
ＳｉＯ２膜という）があり、上記ＳｉＯ２膜３上にＡ、
７膜４を蒸着し、上記Ａｌ膜４にネガレジスト５を塗布
して、ホトマスク６を密着させ紫外光線７により、上記
ネガレジスト５の一部を露光させる（ａ）。

ところが上記ホトマスク６を上記傾斜２に沿って密着露
光させる場合は、斜めに入射した紫外光線８は上記Ａ７
膜４の傾斜部９において、斜めに反射され露光されては
ならない上記ネガレジスト５の一部を露光してしまい、
ネガレジストパターン１０．１１が薄いネガレジスト１
２により短絡される（ｂ）。

この状態で上記ネガレジストパターン１０．１１をエツ
チングマスクとして、露出されたＡｌ膜４を例えばリン
酸系エツチング液でエツチングオフすると、Ａｌ膜パタ
ーン１３が短絡されたままで形成される（ｃ）。

高集積度化になり微細パターン化してくると表面段差に
沿ってＡｌ電極がしばしば配線されることがある。

このような際第１図の方法では歩留りの向上はほとんど
のぞめない状態である。

次に第２の方法であるポジレジスト法について第２図を
みながら説明する。

第２図ａにおいて第１図と同一のものには同一番号を付
している。

１４はポジレジスト、１５はホトマスク、１６は紫外光
線であるが、ポジレジスト１４の特長として、紫外光線
に露光されると分解し、溶剤に溶けるという性質がある
ため、表面段差に沿って電極が配線されても、（ｂ）ポ
ジレジストパターン２０．２１の短絡は生じない。

しかしポジレジストは耐酸性が低いため、上記ポジレジ
ストパターン２０．２１をエツチングマスクとして、上
記Ａｌ膜３をエツチングオフすると、（Ｃ）に示すとと
＜１？膜パターン２２．２３の巾２４は非常に狭くなり
微細パターン形成においては完全にエツチングオフされ
てしまう可能性が犬である。

つまり例えば電極線巾を４ミクロン設計した場合、ポジ
レジストパターン２０．２１の巾は２〜２．５ミクロン
となり、次にＡｌ膜３（膜厚１．０ミクロン）をエツチ
ングオフすると、サイドエツチングから１ミクロン以下
かあるいは完全になくなってしまって巾２４がきわめて
狭くなる。

次に第３の方法であるホトレジストを用いたりフトオフ
法について第３図をみながら説明する。

Ｓｉ基体１上にＳｉＯ２膜２があり、その上にホトレジ
スト３０（ネガ、ポジタイプどちらでもよい）を塗布し
、ホトマスク３１を密着させ紫外光線１６によって上記
ホトレジスト３０の一部を露光する（ａ）。

次に溶剤にて上記ホトレジスト３０の一部ヲ除去してホ
トレジストパターン３０ａを形成し、このホトレジスト
パターン３０ａと一部露出された上記ＳｉＯ２膜２上に
、ホトレジストパターン３０ａの膜厚３２より十分に薄
いＡ７膜３３を蒸着する（Ｃ）（例えば、ホトレジスト
膜厚２．０ミクロンに対して、Ａｌ膜厚０．５ミクロン
）。

ついで、ホトレジストはくり液（例えば商品名：Ｊｌｏ
ｏ）でホトレジストパターン３０ａを除去してＡＡ膜パ
ターン３３ａを形成する（ｄ）。

この場合ホトレジスト膜３０と上記Ａｌ膜３３の膜厚が
同等になるか、あるいは反対に上記ＡＡ膜３３が厚くな
るとりフトオフ法は非常に困難となる。

なぜならばリフトオフ法というのは、段差部分のＡｌ膜
厚が非常に薄いことを利用した方法であるからである。

このようにいずれの方法も集積回路が高集積度化して微
細パターン形成が必要となると、設計の余裕度がなくな
り、表面段差に沿ってかつ段差に交叉して電極配線がな
されると電極間短絡、段差での電極断線等を引きおこし
て歩留りの向上はのぞめなくなる。

そこで、本発明者はこのような問題に鑑み特願昭５０−
４３９６９号および同５０−１０１３３６号にて、高密
度集積回路における製造歩留の向上を可能とするいわゆ
る二重レジスト法を提案した。

本発明はこの方法において、さらに製造が容易な工程を
用い、集積回路が高集積度化し微細パターン形成が必要
になった場合における電極配線形成の製造歩留りの向上
を提供するものである。

以下、本発明の一実施例にかかる集積回路の電極配線微
細パターンの高歩留り形成の方法を説明する。

すなわち第４図は集積回路における電極パターンの形成
に関する。

順を追って説明すると、（ａ）に示すごと＜Ｓｉ基体５
１上にＳｉＯ２膜５２があり上記ＳｉＯ□膜５２上に第
１のホトレジスト５３（例えばポジレジストＡＺ１３５
０Ｊ膜厚２ミクロン）を塗布し、ホトマスク５４を密着
させ紫外光線５５にて上記ホトレジスト５３の一部を露
光、分解させて溶剤にて除去し、第１のホトレジストパ
ターン５６を得る（ｂ）。

ちなみにポジレジストは高解像度を有するため、数ミク
ロン巾のホトレジストパターンを形成することは極めて
容易である。

次に上記第１のホトレジストパターン５６と露出された
５ｉｎ２膜５２上にＡ７膜５７（膜厚１〜２ミクロン）
を蒸着しくｃ）、Ａｌ膜５７上に第２のホトレジスト５
８（例えばポジレジスト ＡＺ１３５０Ｊ）を塗布する（ｄ）。

この時第２のホトレジスト５８は表面段差に関係なくホ
トレジスト表面が平担である特性をもつポジレジストを
用いる方が次工程の溶剤エツチングにおいて有利である
。

ついで第２のホトレジスト５８表面を溶剤（例えばＡＺ
用現像液あるいはアセトン等の有機溶剤）に浸漬するか
、あるいは溶剤蒸気雰囲気中に放置して第１のホトレジ
スト５６上のｋｌ膜５７表面が露出するまで溶解して第
２のホトレジストパターン５９を得る（、ｅ）。

つまり表面段差の上部のホトレジスト膜厚が下部のホト
レジスト膜厚に比べて非常に薄いことを利用している。

ちなみに上部と下部の膜厚比は■：３〜１：５である。

（但し第１のホトレジストパターンの膜厚、パターン巾
、第２のホトレジストの塗布条件により変化するが上部
は下部に比べて常に膜厚が薄い）。

ＡＺ現像液への浸漬によるホトレジスト膜の溶解速度は
、第５図に示す如くであり、例えば上部ホトレジスト膜
厚がＯ，４ミクロンであれば約１００秒で溶解し上記Ａ
ｌ膜５７の一部を露出させることができる。

このように溶剤によるエツチングを行うと、何ら別のマ
スクを必要としないとともに、特別のエツチング装置を
用いることなく極めて簡単に第２のホトレジストパター
ン５９をエツチングすることができる。

次に残された第２のホトレジストパターン５９をエツチ
ングマスクとして、Ａｌ膜５７の一部を例えばリン酸系
のエツチング液で、第１のホトレジストパターン５６の
表面が露出するまでエツチングし、Ａｌ膜パターン６０
を得る（ｆ）。

ついで第１のホトレジストパターン５６と第２のホトレ
ジストパターン５９を、ホトレジストはくり液（例えば
商品名：Ｊｌｏｏ）にて溶解、除去し完成となる（ｇ）
。

次に他の実施例として表面段差の犬なる（約１ミクロン
）、設計寸法が３ミクロンのシリコンゲ−Ｉ−ＭＯ８−
ＩＣの製作に用いた例を第６図に示す。

Ｓｉ基板７１上に５ＩＯ２膜７２があり、上記ＳｉＯ２
膜７２の一部が除去され不純物層７３が形成されている
。

さらにＳ ｉ０２膜７２内に多結晶シリコン膜よりなる
第１の配線パターン７４があり、ＳｉＯ２膜７２膜設２
７５及び上記第１の配線パターン７４の段差７６は０．
５〜１．０ミクロン形成されており、この状態において
第１のホトレジストパターン７７（例えば商品名：ポジ
レジストＡＺ１３５０Ｊ、膜厚２．０ミクロン）を形成
する（ａ）。

ついでＳｉＯ□膜７２、第１の配線パターン１４の上記
段差７５．７６より犬なる膜厚のＡｌ膜７８を蒸着しく
ｂ）、ホトレジストを塗布したあとその表面を溶剤にて
溶解して第２のホトレジストパターン７９（例えば商品
名：ポジレジストＡＺ１３５０Ｊ１膜厚２．０ミクロン
）を得る（ｃ）。

次に上記第２のホトレジストパターン７９をエツチング
マスクとして第１のホトレジストパターン７７上のＡｌ
膜７８を例えばリン酸系のエツチング族にてエツチング
オフして、最後に第１、第２のホトレジストパターン７
７．７９をホトレジストはくり液（例えば商品名：Ｊｌ
ｏｏ）を用いて除去し、第２の配線パターン８０を形成
して完成となる（ｄ）。

以上の方法によれば、 （１）微細パターン設計の集積回路設計において、容易
に微細パターンが形成でき、歩留りを向上させる。

（２）表面段差を有する集積回路の製作において、電極
から段差に沿って配線されても電極間短絡を起さないの
で、設計に余裕度を持たせることができる。

（３）表面段差に交叉して電極が配線される場合、電極
配線膜厚を表面段差より十分大きくしても、配線パター
ンを断線することなく、高歩留りで形成することができ
る。

とともに、さらに本発明の方法によれば、たとえばホト
レジストよりなる第２のマスク材料のエツチングを溶剤
あるいは溶剤蒸気雰囲気中で行うため、特別の装置を必
要とすることなく、容易に導体配線パターンのエツチン
グマスクを得ることができ、集積回路の製造に大きく寄
与することができる。

【図面の簡単な説明】

第１図ａ ” ｃは従来のネガレジストを用いた電極配
線形成法の工程図、第２図ａ ”’−ｃは従来のポジレ
ジストを用いた電極形成法の構成国、第３図ａ”−ｄは
従来のホトレジストを用いたりフトオフ電極形成法の工
程図、第４図ａ ”−ｇは本発明の実施例にかかる集積
回路における配線パターンの形成工程図、第５図は本発
明における溶剤に浸した場合のホトレジスト膜の溶解曲
線図、第６図ａ〜ｄは本発明の実施例にかかるＳｉアゲ
−ＭＯ８−■Ｃを製作した工程図である。 ５１．７１・・・・・・Ｓｉ基体、５２．７２・・・・
・・５ｉＯＪ！ｊ、５６ 、７７・・・・・・第１のホ
トレジストパターン、５７ 、７８・−・−・・Ａ［膜
、５９．７９ａ−・・・第２のフォトレジストパターン
、６０，８０１．。 ・・・Ａｌ配線パターン。

Claims (1)

【特許請求の範囲】
1. １ 半導体基体上に電極配線パターンと反転の関係を有
   する第１のマスクパターンを形成する工程と、上記半導
   体基体上及び上記第１のマスクパターン上に導体を蒸着
   する工程と、この導体上に第２のマスク材料を塗布し、
   溶剤に浸すかあるいは溶剤蒸気雰囲気中に放置すること
   により上記第１のマスクパターン上の上記導体表面のみ
   を露出させて第２のマスクパターンを形成する工程と、
   この第２のマスクパターンをエツチングマスクとして上
   記導体の一部をエツチング除去する工程と、上記第１、
   第２のマスクパターンを除去する工程とを備えたことを
   特徴とする半導体装置の製造方法。