JPS633453B2 - - Google Patents
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- JPS633453B2 JPS633453B2 JP53012174A JP1217478A JPS633453B2 JP S633453 B2 JPS633453 B2 JP S633453B2 JP 53012174 A JP53012174 A JP 53012174A JP 1217478 A JP1217478 A JP 1217478A JP S633453 B2 JPS633453 B2 JP S633453B2
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- wiring
- layer
- etching
- photosensitive resin
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- 238000000034 method Methods 0.000 claims description 14
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関し、特に半導
体集積回路装置に於ける2層、或はそれ以上の多
層配線の形成を容易ならしめんとするものであ
る。
体集積回路装置に於ける2層、或はそれ以上の多
層配線の形成を容易ならしめんとするものであ
る。
半導体集積回路装置では、配線のクロスオーバ
ー等のために、例えばアルミニウム配線を2層に
して形成することが行なわれているが、この2層
配線の形成は極めて困難である。2層配線の難し
さは、第1層目のアルミニウム配線の断面形状に
起因するところの第2層目のアルミニウム配線の
段切れに集約される。即ち第1図に示すように例
えばシリコンの半導体基板1上にSiO2等の絶縁
層2を介して第1層目のアルミニウム配線3を形
成する場合、通常の選択エツチングを用いると、
配線3の断面は図示のように略方形となる。従つ
て、次にCVD法等で形成されたSiO2等の絶縁層
4を介して第2層目のアルミニウム配線5を蒸着
すると第1層目の配線3の端部により生ずる絶縁
層4の肩部4aに於て配線5に段切れが生じてし
まう。
ー等のために、例えばアルミニウム配線を2層に
して形成することが行なわれているが、この2層
配線の形成は極めて困難である。2層配線の難し
さは、第1層目のアルミニウム配線の断面形状に
起因するところの第2層目のアルミニウム配線の
段切れに集約される。即ち第1図に示すように例
えばシリコンの半導体基板1上にSiO2等の絶縁
層2を介して第1層目のアルミニウム配線3を形
成する場合、通常の選択エツチングを用いると、
配線3の断面は図示のように略方形となる。従つ
て、次にCVD法等で形成されたSiO2等の絶縁層
4を介して第2層目のアルミニウム配線5を蒸着
すると第1層目の配線3の端部により生ずる絶縁
層4の肩部4aに於て配線5に段切れが生じてし
まう。
この第2層目のアルミニウム配線の段切れを防
止するために、第2図A及びBに示すように第1
層目のアルミニウム配線3の断面形状を感光性樹
脂所謂ホトレジスト層6を介して成る2回のホト
エツチングによつて段階状に形成する方法があ
る。これによれば配線3の上部縁部の急峻性が緩
和され、第2層目の配線5の段切れが回避され
る。
止するために、第2図A及びBに示すように第1
層目のアルミニウム配線3の断面形状を感光性樹
脂所謂ホトレジスト層6を介して成る2回のホト
エツチングによつて段階状に形成する方法があ
る。これによれば配線3の上部縁部の急峻性が緩
和され、第2層目の配線5の段切れが回避され
る。
しかし、この方法では、2回の露光工程を必要
とするので工数がかかること、2回のマスク合せ
でパターンずれの心配が生ずること、さらに階段
を作るためのステツプ巾dが3〜5μ程度は必要
であり、従つて半導体装置の高集積化に伴うアル
ミニウム配線の微細パターン化が難かしい等の欠
点があつた。
とするので工数がかかること、2回のマスク合せ
でパターンずれの心配が生ずること、さらに階段
を作るためのステツプ巾dが3〜5μ程度は必要
であり、従つて半導体装置の高集積化に伴うアル
ミニウム配線の微細パターン化が難かしい等の欠
点があつた。
本発明は、上述の点に鑑み、断面階断状の配線
を少ない工数で且つ高精度に形成できるようにし
良好な多層配線が行えるようにした半導体装置の
製法を提供するものである。
を少ない工数で且つ高精度に形成できるようにし
良好な多層配線が行えるようにした半導体装置の
製法を提供するものである。
以下、第3図を用いて本発明の実施例について
説明する。
説明する。
本発明に於ては、先づ第3図Aに示すように例
えば集積回路等が形成された半導体基板11上に
SiO2等の絶縁層12を介して被着形成されたAl、
Au、Sn、Mo等より成る配線金属層13上に感
光性樹脂を塗布して感光性樹脂層14を形成す
る。この場合感孔性樹脂としてはポジタイプと称
する感光溶解性樹脂(例えば商品名AZ−1350、
OFPR等)を用いるが、ネガタイプと称する感光
硬化性樹脂を用いることも出来る。そして、この
感光性樹脂層14に対してホトマスク15により
露光処理を行う。光の当つた部分(露光部と称す
る)14aは変化し現像液に可溶となる。
えば集積回路等が形成された半導体基板11上に
SiO2等の絶縁層12を介して被着形成されたAl、
Au、Sn、Mo等より成る配線金属層13上に感
光性樹脂を塗布して感光性樹脂層14を形成す
る。この場合感孔性樹脂としてはポジタイプと称
する感光溶解性樹脂(例えば商品名AZ−1350、
OFPR等)を用いるが、ネガタイプと称する感光
硬化性樹脂を用いることも出来る。そして、この
感光性樹脂層14に対してホトマスク15により
露光処理を行う。光の当つた部分(露光部と称す
る)14aは変化し現像液に可溶となる。
次にこの感光性樹脂層14に対して現像処理を
施して露光部14aを除去し、配線金属層13の
面上に所定パターンの未露光部14bを残す(第
3図B参照)。
施して露光部14aを除去し、配線金属層13の
面上に所定パターンの未露光部14bを残す(第
3図B参照)。
次に残つた感光性樹脂層14bをエツチング用
マスクとして所定時間エツチング処理し、配線金
属層13を所定の厚さ(例えば元の厚さの1/2程
度)だけ残してエツチング除去する(第3図C参
照)。尚、このエツチング工程では爾後に行なわ
れるエツチング工程を見越して配線金属層13に
対するエツチングを中途までで止め作業時間の短
縮を図つたが、この点を考慮しなければ配線金属
層13の全厚みに亘つてエツチング除去してもよ
い。
マスクとして所定時間エツチング処理し、配線金
属層13を所定の厚さ(例えば元の厚さの1/2程
度)だけ残してエツチング除去する(第3図C参
照)。尚、このエツチング工程では爾後に行なわ
れるエツチング工程を見越して配線金属層13に
対するエツチングを中途までで止め作業時間の短
縮を図つたが、この点を考慮しなければ配線金属
層13の全厚みに亘つてエツチング除去してもよ
い。
次に、プラズマエツチング法によつて感光性樹
脂層14bの一部を除去する。即ち、第3図Cの
状態のまま、基板11をプラズマ灰化装置内に配
して酸素プラズマ中にさらし、感光性樹脂層14
bの一部をその輪郭形状に沿つて灰化消滅せしめ
る。感光性樹脂層14bは酸素プラズマ中に於て
徐々に灰化消滅してゆくが、その灰化される様子
は第3図D及びD′(平面図)に示すように感光性
樹脂層14bの端部が早く、中心部に向つて遅く
なる性質がある。したがつて、プラズマエツチン
グ法ではその灰化途中の状態、即ち任意の時点で
取り出せば、図示のように感光性樹脂層14bを
その輪郭形状に沿う一部を選択的に灰化除去でき
る。例えばこのプラズマ灰化処理を完全に除去さ
れる時間の30〜40%の時間で行なえば、その際の
残存する感光性樹脂層14bの厚さは60%〜70%
となり、感光性樹脂層14bの輪郭形状に沿つて
巾d=0.5〜1.0μ程度の除去が可能となる。
脂層14bの一部を除去する。即ち、第3図Cの
状態のまま、基板11をプラズマ灰化装置内に配
して酸素プラズマ中にさらし、感光性樹脂層14
bの一部をその輪郭形状に沿つて灰化消滅せしめ
る。感光性樹脂層14bは酸素プラズマ中に於て
徐々に灰化消滅してゆくが、その灰化される様子
は第3図D及びD′(平面図)に示すように感光性
樹脂層14bの端部が早く、中心部に向つて遅く
なる性質がある。したがつて、プラズマエツチン
グ法ではその灰化途中の状態、即ち任意の時点で
取り出せば、図示のように感光性樹脂層14bを
その輪郭形状に沿う一部を選択的に灰化除去でき
る。例えばこのプラズマ灰化処理を完全に除去さ
れる時間の30〜40%の時間で行なえば、その際の
残存する感光性樹脂層14bの厚さは60%〜70%
となり、感光性樹脂層14bの輪郭形状に沿つて
巾d=0.5〜1.0μ程度の除去が可能となる。
次いでプラズマ灰化処理後の感光性樹脂層14
cをエツチングマスクとして配線金属層13に対
して再びエツチング処理を施す。このエツチング
処理により断面階段状の第1層目の配線16が形
成される(第3図E参照)。然る後、感光性樹脂
層14cを除去し、第1層目の配線16を含む全
面にCVD法によつてSiO2等の絶縁層17を被着
形成して後、全面にAl、Au、Sn、Mo等の配線
金属層を蒸着し、次いでこの金属層を所定パター
ンにエツチング除去して第2層目の配線18を形
成する。第2層目の配線18は第1層目の配線1
6が断面階段状であるので段切れすることなく第
1層目の配線16と交叉して形成される(第3図
F)。
cをエツチングマスクとして配線金属層13に対
して再びエツチング処理を施す。このエツチング
処理により断面階段状の第1層目の配線16が形
成される(第3図E参照)。然る後、感光性樹脂
層14cを除去し、第1層目の配線16を含む全
面にCVD法によつてSiO2等の絶縁層17を被着
形成して後、全面にAl、Au、Sn、Mo等の配線
金属層を蒸着し、次いでこの金属層を所定パター
ンにエツチング除去して第2層目の配線18を形
成する。第2層目の配線18は第1層目の配線1
6が断面階段状であるので段切れすることなく第
1層目の配線16と交叉して形成される(第3図
F)。
上述せる製法によれば、断面階断状の配線16
の形成に際して、最も手数を要する露光工程が一
回で済み、後はプラズマ灰化処理で第2のマスク
パターンが自動的に形成されるので製造工数が著
しく低減し、作業能率が向上する。また、露光工
程が1回でよいために之に基づく欠陥が入りにく
く、しかも従来のように2度のマスク合せが不要
となるのでパターンずれが起らず高精度に断面階
段状配線16が形成できる。さらに、第2のエツ
チングマスク14cは第1のエツチングマスク即
ち感光性樹脂層14bをプラズマ灰化処理するこ
とによつて形成されるので、その階段状のステツ
プの巾dが0.5〜1.0μと狭くすることが可能とな
り、斯種多層配線の微細パターン化が可能とな
る。
の形成に際して、最も手数を要する露光工程が一
回で済み、後はプラズマ灰化処理で第2のマスク
パターンが自動的に形成されるので製造工数が著
しく低減し、作業能率が向上する。また、露光工
程が1回でよいために之に基づく欠陥が入りにく
く、しかも従来のように2度のマスク合せが不要
となるのでパターンずれが起らず高精度に断面階
段状配線16が形成できる。さらに、第2のエツ
チングマスク14cは第1のエツチングマスク即
ち感光性樹脂層14bをプラズマ灰化処理するこ
とによつて形成されるので、その階段状のステツ
プの巾dが0.5〜1.0μと狭くすることが可能とな
り、斯種多層配線の微細パターン化が可能とな
る。
尚、本発明は、上記実施例のみに限定されず、
例えばプラズマ灰化処理及びその後のエツチング
処理の回数を3回以上とし、配線16の階段部の
段数を3段以上とし各段の段差を更に小さくする
ことも出来る。又、2層配線に限らず、3層以上
の多層配線とすることも出来る。その際には下層
の配線をすべて上述の方法によつて断面階段状と
なすを可とする。
例えばプラズマ灰化処理及びその後のエツチング
処理の回数を3回以上とし、配線16の階段部の
段数を3段以上とし各段の段差を更に小さくする
ことも出来る。又、2層配線に限らず、3層以上
の多層配線とすることも出来る。その際には下層
の配線をすべて上述の方法によつて断面階段状と
なすを可とする。
第1図は本発明の説明に供する多層配線を有す
る半導体装置の断面図、第2図A及びBは従来の
断面階段状配線を得る工程図、第3図A〜Fは本
発明の半導体装置の製法の実施例を示す工程図、
第3図D′は第3図Dの平面図である。 11は半導体基板、12,17は絶縁層、13
は配線金属層、14は感光性樹脂層、16,18
は配線である。
る半導体装置の断面図、第2図A及びBは従来の
断面階段状配線を得る工程図、第3図A〜Fは本
発明の半導体装置の製法の実施例を示す工程図、
第3図D′は第3図Dの平面図である。 11は半導体基板、12,17は絶縁層、13
は配線金属層、14は感光性樹脂層、16,18
は配線である。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に形成された配線層上に所定パ
ターンのエツチング用マスクを形成し、該マスク
により上記配線層をエツチングする工程と、 上記マスク全体を酸素プラズマ中で灰化処理
し、上記マスクの輪郭形状に沿う一部を除去する
工程と、 上記マスクにより上記配線層を再度エツチング
する工程 を有して階段状の配線を形成することを特徴とす
る半導体装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1217478A JPS54105476A (en) | 1978-02-06 | 1978-02-06 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1217478A JPS54105476A (en) | 1978-02-06 | 1978-02-06 | Manufacture of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54105476A JPS54105476A (en) | 1979-08-18 |
JPS633453B2 true JPS633453B2 (ja) | 1988-01-23 |
Family
ID=11798055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1217478A Granted JPS54105476A (en) | 1978-02-06 | 1978-02-06 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS54105476A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5693319A (en) * | 1979-12-27 | 1981-07-28 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5764933A (en) * | 1980-10-07 | 1982-04-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
JPS57137472A (en) * | 1981-02-17 | 1982-08-25 | Nec Corp | Etching method for polycrystalline silicon |
JPS57202754A (en) * | 1981-06-09 | 1982-12-11 | Nec Corp | Manufacture of semiconductor device |
JPS5831562A (ja) * | 1981-08-19 | 1983-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US4514252A (en) * | 1982-11-18 | 1985-04-30 | Hewlett-Packard Company | Technique of producing tapered features in integrated circuits |
JP4769370B2 (ja) * | 2001-05-21 | 2011-09-07 | 東芝ロジスティクス株式会社 | 物品の仕分け装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52126184A (en) * | 1976-04-15 | 1977-10-22 | Sony Corp | Preparation of semiconductor device |
JPS52131471A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Surface treatment of substrate |
-
1978
- 1978-02-06 JP JP1217478A patent/JPS54105476A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52126184A (en) * | 1976-04-15 | 1977-10-22 | Sony Corp | Preparation of semiconductor device |
JPS52131471A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Surface treatment of substrate |
Also Published As
Publication number | Publication date |
---|---|
JPS54105476A (en) | 1979-08-18 |
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