JPS59107542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59107542A JPS59107542A JP21796882A JP21796882A JPS59107542A JP S59107542 A JPS59107542 A JP S59107542A JP 21796882 A JP21796882 A JP 21796882A JP 21796882 A JP21796882 A JP 21796882A JP S59107542 A JPS59107542 A JP S59107542A
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- JP
- Japan
- Prior art keywords
- film
- photoresist
- etching
- thickness
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に配線パターン形成
に関するものであり、配線下地の段差による配線上の問
題点を改善１−１かつ能率的に製造できる方法を提供す
るものである。
に関するものであり、配線下地の段差による配線上の問
題点を改善１−１かつ能率的に製造できる方法を提供す
るものである。
通常、半導体装置の製造において、コンタクト穴の形成
及び配線は次の如く行なっている。まず、半導体基板表
面の絶縁膜１例えば５Ｉ０２上に所望するコンタクト穴
のパターンをフォトレジストで形成し、このフォトレジ
ストをマスクとして５１０２をエツチングし、下地４１
ｍ層例えばＳＩをＰ’ｌ出させる。しかる後、フォトレ
ジストを除去し１次に配線材料１例えばＡ／１．膜を被
覆した後、そのトにフォトレジストパターンを形成し、
これをマスクとしてＭを選択的にエツチングし、アルミ
配線を形成する。次にフォトレジストを除去する。かか
る方法によって得られた配線パターンを示せば、第１因
のようになる０第１図＋８＋、 （ｂ）はそれぞれ平面
図および断面図を示し、ｌに半導体基板、２は５Ｉ０２
膜、３はＡ、／Ｊ己線、５はコンタクト穴である。
及び配線は次の如く行なっている。まず、半導体基板表
面の絶縁膜１例えば５Ｉ０２上に所望するコンタクト穴
のパターンをフォトレジストで形成し、このフォトレジ
ストをマスクとして５１０２をエツチングし、下地４１
ｍ層例えばＳＩをＰ’ｌ出させる。しかる後、フォトレ
ジストを除去し１次に配線材料１例えばＡ／１．膜を被
覆した後、そのトにフォトレジストパターンを形成し、
これをマスクとしてＭを選択的にエツチングし、アルミ
配線を形成する。次にフォトレジストを除去する。かか
る方法によって得られた配線パターンを示せば、第１因
のようになる０第１図＋８＋、 （ｂ）はそれぞれ平面
図および断面図を示し、ｌに半導体基板、２は５Ｉ０２
膜、３はＡ、／Ｊ己線、５はコンタクト穴である。
！、７かしながら、このような従来方法において。
絶縁膜の厚さが大きくなると、形成されるＡ１層３の膜
厚が第２図の様に酸化膜２の段部で局部的に薄くなり、
マイグレーション等により断線がしばしば発生する。
厚が第２図の様に酸化膜２の段部で局部的に薄くなり、
マイグレーション等により断線がしばしば発生する。
第４図は段部でＯＡｔ膜厚３と酸化膜２の段差との関係
の一例を示したものである。これを用いて説明すれば１
段差が０．４μｍｎ程度では段部でのＡｔの膜厚は平坦
部での膜厚と同程度であるが段差を増すに従い、急激に
１局部的に厚みを失い、０８μｍ程度では平坦部の３５
％程度墳で落ちる。従って。
の一例を示したものである。これを用いて説明すれば１
段差が０．４μｍｎ程度では段部でのＡｔの膜厚は平坦
部での膜厚と同程度であるが段差を増すに従い、急激に
１局部的に厚みを失い、０８μｍ程度では平坦部の３５
％程度墳で落ちる。従って。
厚い絶縁膜に従来方法で開孔し、その上に配線を形成す
る事は、半導体装置の信頼性上非常に好ましくない。そ
こで、大きな段差を２つの小さな段差、例えば０．８μ
ｍの段差を２つの０．４μｍの段差に分ければ上記欠点
は改善できる事が第４図から明らかである。
る事は、半導体装置の信頼性上非常に好ましくない。そ
こで、大きな段差を２つの小さな段差、例えば０．８μ
ｍの段差を２つの０．４μｍの段差に分ければ上記欠点
は改善できる事が第４図から明らかである。
本発明は１以上述べた大きな厚みを持つ膜をエツチング
する際に形成される大きな段差を轡数段に分けて形成す
ることにより断線を防止し得る方法を提供することにあ
る。
する際に形成される大きな段差を轡数段に分けて形成す
ることにより断線を防止し得る方法を提供することにあ
る。
以下、本発明の実施例を図面により詳述するに。
まず、第３図（ａ）の様！（、基板］上形成された例え
ば０．８μｍの厚みを有する５ｉ０２１１％２上に所定
の７オトレジ”ストパターン４１を１例えば１μｍの厚
さに形成する。次に、第３囚（ｂ）の様に、第２の７オ
トレジストパターン４２を例えは１μｍの厚さに形成す
る。次に第３図（ｃｌの様に、第１及び第２の７オトレ
ジスト４１．４２をマスクとして５ｉ０２２を約０．４
μｍの深さまでエツチングする。このエツチングは、
ＣＦ４プラズマ等を用いたドライエツチングが望まし
い。
ば０．８μｍの厚みを有する５ｉ０２１１％２上に所定
の７オトレジ”ストパターン４１を１例えば１μｍの厚
さに形成する。次に、第３囚（ｂ）の様に、第２の７オ
トレジストパターン４２を例えは１μｍの厚さに形成す
る。次に第３図（ｃｌの様に、第１及び第２の７オトレ
ジスト４１．４２をマスクとして５ｉ０２２を約０．４
μｍの深さまでエツチングする。このエツチングは、
ＣＦ４プラズマ等を用いたドライエツチングが望まし
い。
次に、第３図（ｄ）に示す様に、０２プラズマを用いて
フォトレジスト膜４１．４２を一面り肝程除去する。こ
こで新たな５ｉ（Ｊ２２の表面が熱量する。次に、残存
しているフォトレジスト４３をマスクとして８ｉ０２２
を０．４μＩｎ程度の深さエツチングして、所望する領
域のエツチングを完了させる。このエツチングもＣＦ４
プラズマ等を用いたドライエツチングが望ましい。次に
残りの７オトレジスト４３を全て除去すれば第７図（ｅ
Ｊに示す様に２つの０．４μｍの段部が形成される。次
に、この上にＡｕ己綾線パターン形成すれば、第７図（
ｆ）の様に段部でも膜厚が損われないＭ配線３が形成で
きる。
フォトレジスト膜４１．４２を一面り肝程除去する。こ
こで新たな５ｉ（Ｊ２２の表面が熱量する。次に、残存
しているフォトレジスト４３をマスクとして８ｉ０２２
を０．４μＩｎ程度の深さエツチングして、所望する領
域のエツチングを完了させる。このエツチングもＣＦ４
プラズマ等を用いたドライエツチングが望ましい。次に
残りの７オトレジスト４３を全て除去すれば第７図（ｅ
Ｊに示す様に２つの０．４μｍの段部が形成される。次
に、この上にＡｕ己綾線パターン形成すれば、第７図（
ｆ）の様に段部でも膜厚が損われないＭ配線３が形成で
きる。
本発明によれば、パターンの寸法精度を損なう事なく、
信頼性上問題となる段部でのアルミ配線切れを防ぐ事が
できる。また第１回目及び第２回目のエツチングをドラ
イエツチングで行なえば。
信頼性上問題となる段部でのアルミ配線切れを防ぐ事が
できる。また第１回目及び第２回目のエツチングをドラ
イエツチングで行なえば。
その間の０２プラズマによるフォトレジストを一部除去
する工程と含めて、同一装置で連続処理する事ができ、
製造工程の繁雑化を防ぐ事ができる。
する工程と含めて、同一装置で連続処理する事ができ、
製造工程の繁雑化を防ぐ事ができる。
第１図１８）及び（ｂ）Ｈ通常のコンタクト穴形成及び
Ｍ配線形成を行なった半導体装置のそれぞれ平面図及び
断面図、第２因は通常のコンタクト穴形成及び九〇己線
形成を行なった半導体装置の絶縁膜の厚い場合を示す断
面図、第３図（ａ）〜（ｆ）は本発明の一実施例の半導
体装置の製造方法を工程順に示す断面図であシ、第４図
は段差に対してそれを債うＡｔ膜の段部での膜厚変化を
示す図であり、ここで、ステップカバレッジ率とげ を示す。 １・・・半導体４電性基板、２・・・絶縁膜、３・・・
アルミ膜、４１・・・第１のフォトレジスト膜、４２・
・・第２の７オトレジスト膜、４３・・・残存するフォ
トレジス・ト膜、５・・・開孔部 第１図 ８ｚ図
Ｍ配線形成を行なった半導体装置のそれぞれ平面図及び
断面図、第２因は通常のコンタクト穴形成及び九〇己線
形成を行なった半導体装置の絶縁膜の厚い場合を示す断
面図、第３図（ａ）〜（ｆ）は本発明の一実施例の半導
体装置の製造方法を工程順に示す断面図であシ、第４図
は段差に対してそれを債うＡｔ膜の段部での膜厚変化を
示す図であり、ここで、ステップカバレッジ率とげ を示す。 １・・・半導体４電性基板、２・・・絶縁膜、３・・・
アルミ膜、４１・・・第１のフォトレジスト膜、４２・
・・第２の７オトレジスト膜、４３・・・残存するフォ
トレジス・ト膜、５・・・開孔部 第１図 ８ｚ図
Claims (1)
- 【特許請求の範囲】 表面に絶縁膜を有する半導体上に第１のフォトレジスト
膜を選択的に被層する工程と、第２の７オトレジ゛スト
膜を前記第１の７オトレジスト膜の一部と重なり合う様
に選択的に被着する工程と。 前記第１のフォトレジスト膜をマスクとして露出してい
る前記絶縁膜の第１部分をその厚さ方向の途中まで除去
する工程と、前記第１及び第２のフォトレジスト膜を所
定の厚さだけ除去して新たに露出する前記絶縁膜の第２
部分を設ける工程と。 前記第１ｇｌ１ｆ＋において残った絶縁膜を除去するこ
とにより前記第２部分における絶縁膜の厚さを薄くする
工程とを含む事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21796882A JPS59107542A (ja) | 1982-12-13 | 1982-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21796882A JPS59107542A (ja) | 1982-12-13 | 1982-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107542A true JPS59107542A (ja) | 1984-06-21 |
Family
ID=16712549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21796882A Pending JPS59107542A (ja) | 1982-12-13 | 1982-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107542A (ja) |
-
1982
- 1982-12-13 JP JP21796882A patent/JPS59107542A/ja active Pending
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