JPH01128544A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH01128544A JPH01128544A JP28650187A JP28650187A JPH01128544A JP H01128544 A JPH01128544 A JP H01128544A JP 28650187 A JP28650187 A JP 28650187A JP 28650187 A JP28650187 A JP 28650187A JP H01128544 A JPH01128544 A JP H01128544A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- opening
- layer wiring
- lower layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 2
- 229910052782 aluminium Inorganic materials 0.000 abstract 2
- 238000000034 method Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関し、特に多
層配線及びその製造方法に関する。
層配線及びその製造方法に関する。
従来の半導体装置に於ける多層配線の形成は、第４図（
ａ）〜（Ｃ）に示すように、半導体基板１０上の第１の
絶縁ｌｌｌＸ１上に、／ｌ’等からなる下層配線２を形
成したのち、全面に第２の絶縁膜３を形成し、更に下層
配線２の幅内におさまる様に考広された開口部５を第２
の絶縁膜３に形成して下層配線の表面を露出し、この上
に上層配線４を形成する方法が一般に用いられている。
ａ）〜（Ｃ）に示すように、半導体基板１０上の第１の
絶縁ｌｌｌＸ１上に、／ｌ’等からなる下層配線２を形
成したのち、全面に第２の絶縁膜３を形成し、更に下層
配線２の幅内におさまる様に考広された開口部５を第２
の絶縁膜３に形成して下層配線の表面を露出し、この上
に上層配線４を形成する方法が一般に用いられている。
上述した従来の半導体装置の製造方法における多層配線
の形成方法では、下層配線２と下層配線２上の第２の絶
縁膜３で形成された段差及び下層配線２上に形成された
開口部５の段差を上層配線４が越える構造となる。
の形成方法では、下層配線２と下層配線２上の第２の絶
縁膜３で形成された段差及び下層配線２上に形成された
開口部５の段差を上層配線４が越える構造となる。
一般に、金属膜は段差部に於て、ノｖさがぼくなる。こ
の為段差部において、上層配線４の断面積が小さくなり
、エレクトロマイグレーション耐量が低下する。
の為段差部において、上層配線４の断面積が小さくなり
、エレクトロマイグレーション耐量が低下する。
また、開口部５の幅は下層配線２の幅より小さくする必
要があるため、下層配線２と上層配線４の接続面積は、
下層配線２と上層配線４の交差面積よりかなり小さくな
る。この為上記段差部の上層配線と同様に、エレクトロ
マイグレーション耐量が小さくなる。また開口部５のエ
ツジ部は、段差傾斜が大きい為、上層配線が開口部の段
部にて断線する可能性も大きく、半導体装置の製造歩留
り及び信頼性が低下するという欠点があった。
要があるため、下層配線２と上層配線４の接続面積は、
下層配線２と上層配線４の交差面積よりかなり小さくな
る。この為上記段差部の上層配線と同様に、エレクトロ
マイグレーション耐量が小さくなる。また開口部５のエ
ツジ部は、段差傾斜が大きい為、上層配線が開口部の段
部にて断線する可能性も大きく、半導体装置の製造歩留
り及び信頼性が低下するという欠点があった。
第１の発明の半導体装置は、半導体基板上に形成された
第１の絶縁膜と、該第１の絶縁膜上に形成された下層配
線と、前記下層配線を覆って順次形成された薄い第２の
絶縁膜と該第２の絶縁膜と材質の−７なる゛厚い第３の
絶縁膜と、前記下層配線上に形成された第２及び第３の
、絶縁膜の凸状部を除去して形成された開口部と、前記
第３の絶縁膜上に形成され前記開口部を通して前記下層
配線に接続する上層配線とを含んで構成される。
第１の絶縁膜と、該第１の絶縁膜上に形成された下層配
線と、前記下層配線を覆って順次形成された薄い第２の
絶縁膜と該第２の絶縁膜と材質の−７なる゛厚い第３の
絶縁膜と、前記下層配線上に形成された第２及び第３の
、絶縁膜の凸状部を除去して形成された開口部と、前記
第３の絶縁膜上に形成され前記開口部を通して前記下層
配線に接続する上層配線とを含んで構成される。
第２の発明の半導体装置の製造方法は、半導体基板上に
第１の絶縁膜を形成する工程と、前記第１の絶縁１１つ
１上に下層配線を形成する工程と、前記下層配線を覆う
薄い第２の絶縁膜と該第２の絶縁膜と材質の異なる厚い
第３の絶縁膜を順次形成する工程と、全面にホトレジス
ト膜を形成したのちパターニングし前記下層配線上の第
３の絶縁膜の凸部を横断しかつ該凸部の側壁との接触面
を共通面とする開口部を設ける工程と、前記開口部に露
出した前記第３の絶縁膜をエツチングし前記下層配線上
の前記第２の絶縁膜を露出する工程と、前記ホトレジス
ト膜及び開口部の露出した前記第３の絶縁膜をマスクと
し露出した前記第２の絶縁膜をエツチングし前記下層配
線の表面を露出させる工程と、前記ホトレジスト膜を除
去したのち全面に導電膜を形成しパターニングして前記
下層配線の露出面に接続する上層配線を形成する工程と
を含んで構成される。
第１の絶縁膜を形成する工程と、前記第１の絶縁１１つ
１上に下層配線を形成する工程と、前記下層配線を覆う
薄い第２の絶縁膜と該第２の絶縁膜と材質の異なる厚い
第３の絶縁膜を順次形成する工程と、全面にホトレジス
ト膜を形成したのちパターニングし前記下層配線上の第
３の絶縁膜の凸部を横断しかつ該凸部の側壁との接触面
を共通面とする開口部を設ける工程と、前記開口部に露
出した前記第３の絶縁膜をエツチングし前記下層配線上
の前記第２の絶縁膜を露出する工程と、前記ホトレジス
ト膜及び開口部の露出した前記第３の絶縁膜をマスクと
し露出した前記第２の絶縁膜をエツチングし前記下層配
線の表面を露出させる工程と、前記ホトレジスト膜を除
去したのち全面に導電膜を形成しパターニングして前記
下層配線の露出面に接続する上層配線を形成する工程と
を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ニー、 ’）〜（ｃ）は本発明の一実施例の半
導体装置の平面図、Ａ−Ａ’線断面図及びＢ−Ｂ′線断
面図である。
導体装置の平面図、Ａ−Ａ’線断面図及びＢ−Ｂ′線断
面図である。
第１図（ａ）〜（Ｃ）において、半導体基板１０上には
酸化硅素膜１１とへ２等からなる下層配線２が設けられ
ており、この下層配線２上には厚さ約１５００人の薄い
窒化硅素ＪｌｔＡ１２と厚さ約１μｍの厚い酸化硅素膜
１３とカ月Ｉｎ次形成されている。そして、下層配線２
上に形成された窒化硅素膜１２と酸化硅素膜１３の凸状
部を除去して開口部１４が設けられ、この開口部１４を
通して下層配線２に接続するＡｅ等からなる上層配線４
が設けられている。
酸化硅素膜１１とへ２等からなる下層配線２が設けられ
ており、この下層配線２上には厚さ約１５００人の薄い
窒化硅素ＪｌｔＡ１２と厚さ約１μｍの厚い酸化硅素膜
１３とカ月Ｉｎ次形成されている。そして、下層配線２
上に形成された窒化硅素膜１２と酸化硅素膜１３の凸状
部を除去して開口部１４が設けられ、この開口部１４を
通して下層配線２に接続するＡｅ等からなる上層配線４
が設けられている。
以下第２図（ａ）〜（ｄ）及び第３図（ａ）〜（ｄ）に
工程順に示した半導体チップの断面図を併用して１に施
例の製造方法について説明する。
工程順に示した半導体チップの断面図を併用して１に施
例の製造方法について説明する。
尚、第２図（ａ）〜（（１）及び第３図（ａ）〜（ｄ）
はそれぞれ第１図（ａ）におけるＡ−Ａ’線及びＢ−Ｂ
’線断面図である。
はそれぞれ第１図（ａ）におけるＡ−Ａ’線及びＢ−Ｂ
’線断面図である。
まず第２図（ａ＞及び第３図（ａ）に示すように、半導
体崇子が形成された半導体基板１０上に第１の絶縁膜と
して酸化硅素膜１１を形成したのぢ、Ａｅ等からなる下
層配線２を形成する。次でこの下層配線２上に第２の絶
縁膜として厚さ約１５００人の薄い窒化硅素膜１２と第
３の絶縁膜として厚さ約１μｍの厚い酸化硅素膜１３を
順次形成する。
体崇子が形成された半導体基板１０上に第１の絶縁膜と
して酸化硅素膜１１を形成したのぢ、Ａｅ等からなる下
層配線２を形成する。次でこの下層配線２上に第２の絶
縁膜として厚さ約１５００人の薄い窒化硅素膜１２と第
３の絶縁膜として厚さ約１μｍの厚い酸化硅素膜１３を
順次形成する。
次に第２図（ｂ）及び第３図（ｂ）に示すように、全面
にホトレジスト膜を形成したのちパターニングし、下層
配線２上の酸化硅素膜１３の凸部１３Ａを横断し、かつ
この凸部１３Ａの側壁との接触面を共通面とする開口部
１・１を形成する。すなわち、開口部１４内に酸化硅素
１１１Ｓ！ １３の凸部１３Ａが露出するようにする。
にホトレジスト膜を形成したのちパターニングし、下層
配線２上の酸化硅素膜１３の凸部１３Ａを横断し、かつ
この凸部１３Ａの側壁との接触面を共通面とする開口部
１・１を形成する。すなわち、開口部１４内に酸化硅素
１１１Ｓ！ １３の凸部１３Ａが露出するようにする。
次に第２図（ｃ）及び第３図（ｃ）に示すように、開［
１部１４を有するホトレジストからなるマスク１５を用
い、フッ酸溶液を用いるウェットエツチング法またはフ
ッ化炭素ガスを用いるＲ Ｔ Ｅ法により酸化硅素膜１
３の凸部１３Ａをエツチングし下層配線２上の窒化硅素
膜１２の表面を露出させる。
１部１４を有するホトレジストからなるマスク１５を用
い、フッ酸溶液を用いるウェットエツチング法またはフ
ッ化炭素ガスを用いるＲ Ｔ Ｅ法により酸化硅素膜１
３の凸部１３Ａをエツチングし下層配線２上の窒化硅素
膜１２の表面を露出させる。
次に第２図（ｄ）及び第３図（ｄ）に示すように、マス
ク１５及び酸化硅素膜１３を用い窒化硅素膜１２をＲＩ
Ｅ法等によりエツチングし、下層配線２の表面を露出さ
せる。この時、下層配線２のに面と酸化硅素膜１３の表
面との段差は、窒化硅素膜１２の厚さにほぼ等しくなる
。従ってこの段差は窒化硅素膜１２の厚さを制御するこ
とにより小さくすることができる。
ク１５及び酸化硅素膜１３を用い窒化硅素膜１２をＲＩ
Ｅ法等によりエツチングし、下層配線２の表面を露出さ
せる。この時、下層配線２のに面と酸化硅素膜１３の表
面との段差は、窒化硅素膜１２の厚さにほぼ等しくなる
。従ってこの段差は窒化硅素膜１２の厚さを制御するこ
とにより小さくすることができる。
次に第１図（ａ）〜（Ｃ）に示したように、マスク１５
を除去したのち全面にＡｅ膜を形成したのちパターニン
グし、下層配線２の露出面に接続する上層配線４を形成
する。
を除去したのち全面にＡｅ膜を形成したのちパターニン
グし、下層配線２の露出面に接続する上層配線４を形成
する。
このように本実施例においては、下層配線２の上部に形
成した薄い窒化硅素膜１２と厚い酸化硅素膜１３が形成
する凸部をエツチングし、開口部１４を形成して下層配
線を露出させるため、開口部１４における絶縁膜の段差
は極めて小さなものとなる。従ってこの上に形成される
上層配線は開口部１４近傍において特にぼくなることは
ない。
成した薄い窒化硅素膜１２と厚い酸化硅素膜１３が形成
する凸部をエツチングし、開口部１４を形成して下層配
線を露出させるため、開口部１４における絶縁膜の段差
は極めて小さなものとなる。従ってこの上に形成される
上層配線は開口部１４近傍において特にぼくなることは
ない。
また開口部１４の一方の幅を下層配線幅より広く形成す
るため、下層配線２と上層配線４との接続面積を広くす
ることができる。
るため、下層配線２と上層配線４との接続面積を広くす
ることができる。
尚、上記実施例においては２層配線の場合について説明
したが、３層以上の多層配線を有する半導体装置であっ
てもよいことは勿論である。
したが、３層以上の多層配線を有する半導体装置であっ
てもよいことは勿論である。
以上説明した様に本発明は、第１の絶縁膜上に下層配線
を形成し、この下層配線を覆う薄い第２の絶縁膜とこの
第２の絶縁膜と材質の異なる厚い第３の絶縁膜を順次形
成し、下層配線上の第３の絶縁膜で形成される凸部を横
断し、かつこの凸部の側壁との接触面を共通とするレジ
ストの開口部を形成し、この開口部に露出した第３の絶
縁膜をエツチングし、更に上記ホトレジスト及び残留す
る第３の絶縁膜の一部をマスクとして第２の絶縁膜をエ
ツチングし、上記ホトレジストを除去後上層配線を形成
することにより、絶縁膜に形成された開口部の段差を極
めて小さくできるため、開口部近傍における上層配線は
特に薄くなることはない。また、下層配線と上層配線の
接続面積を大きくすることが出来ることから、配線のエ
レクトロマイグレーション耐量を改善することが出来る
。
を形成し、この下層配線を覆う薄い第２の絶縁膜とこの
第２の絶縁膜と材質の異なる厚い第３の絶縁膜を順次形
成し、下層配線上の第３の絶縁膜で形成される凸部を横
断し、かつこの凸部の側壁との接触面を共通とするレジ
ストの開口部を形成し、この開口部に露出した第３の絶
縁膜をエツチングし、更に上記ホトレジスト及び残留す
る第３の絶縁膜の一部をマスクとして第２の絶縁膜をエ
ツチングし、上記ホトレジストを除去後上層配線を形成
することにより、絶縁膜に形成された開口部の段差を極
めて小さくできるため、開口部近傍における上層配線は
特に薄くなることはない。また、下層配線と上層配線の
接続面積を大きくすることが出来ることから、配線のエ
レクトロマイグレーション耐量を改善することが出来る
。
従って半導体装置の製造歩留り及び信頼性は向上したも
のとなる。
のとなる。
第１図（ａ）〜（Ｃ）は本発明の一実施例の半導体装置
の平面図、Ａ−Ａ’線断面図及びＢ−１３′線断面図、
第２図（ａ）〜（ｄ）及び第３［４（ａ）へ・（ｔｌ
）は本発明の一実施例の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図、第４図
（ａ）〜（ｃ）は従来の半導体装置の平面図、ｃ−ｃ’
線断面図及びＤ−Ｄ’線断面図である。 １・・・第１の絶縁膜、２・・・下層配線、３・・・第
２の絶縁膜、４・・・上層配線、５・・・開口部、１０
・・・半導体基板、１１・・・酸化硅素膜、１２・・・
窒化硅素膜、１３・・・酸化硅素膜、１３Ａ・・・凸部
、】４・・・開口部、１５・・・マスク。
の平面図、Ａ−Ａ’線断面図及びＢ−１３′線断面図、
第２図（ａ）〜（ｄ）及び第３［４（ａ）へ・（ｔｌ
）は本発明の一実施例の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図、第４図
（ａ）〜（ｃ）は従来の半導体装置の平面図、ｃ−ｃ’
線断面図及びＤ−Ｄ’線断面図である。 １・・・第１の絶縁膜、２・・・下層配線、３・・・第
２の絶縁膜、４・・・上層配線、５・・・開口部、１０
・・・半導体基板、１１・・・酸化硅素膜、１２・・・
窒化硅素膜、１３・・・酸化硅素膜、１３Ａ・・・凸部
、】４・・・開口部、１５・・・マスク。
Claims (2)
- （１）半導体基板上に形成された第１の絶縁膜と、該第
１の絶縁膜上に形成された下層配線と、前記下層配線を
覆って順次形成された薄い第２の絶縁膜と該第２の絶縁
膜と材質の異なる厚い第３の絶縁膜と、前記下層配線上
に形成された第２及び第３の絶縁膜の凸状部を除去して
形成された開口部と、前記第３の絶縁膜上に形成され前
記開口部を通して前記下層配線に接続する上層配線とを
含むことを特徴とする半導体装置。 - （２）半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下層配線を形成する工程と、前記
下層配線を覆う薄い第２の絶縁膜と該第２の絶縁膜と材
質の異なる厚い第３の絶縁膜を順次形成する工程と、全
面にホトレジスト膜を形成したのちパターニングし前記
下層配線上の第３の絶縁膜の凸部を横断しかつ該凸部の
側壁との接触面を共通面とする開口部を設ける工程と、
前記開口部に露出した前記第３の絶縁膜をエッチングし
前記下層配線上の前記第２の絶縁膜を露出する工程と、
前記ホトレジスト膜及び開口部の露出した前記第３の絶
縁膜をマスクとし露出した前記第２の絶縁膜をエッチン
グし前記下層配線の表面を露出させる工程と、前記ホト
レジスト膜を除去したのち全面に導電膜を形成しパター
ニングして前記下層配線の露出面に接続する、上層配線
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28650187A JPH01128544A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28650187A JPH01128544A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128544A true JPH01128544A (ja) | 1989-05-22 |
Family
ID=17705220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28650187A Pending JPH01128544A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128544A (ja) |
-
1987
- 1987-11-13 JP JP28650187A patent/JPH01128544A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0175604B1 (en) | A process for forming vias on integrated circuits | |
| JP2952887B2 (ja) | 半導体装置およびその製造方法 | |
| JPH01128544A (ja) | 半導体装置およびその製造方法 | |
| JPH11186386A (ja) | 半導体装置およびその製造方法 | |
| KR0155837B1 (ko) | 반도체 장치의 패드 및 그 제조방법 | |
| JPH04109654A (ja) | 半導体装置及びその製造方法 | |
| JPH0372653A (ja) | 半導体装置 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| KR960006703B1 (ko) | 반도체 소자의 배선 제조방법 | |
| JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
| KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS62293644A (ja) | 半導体装置の製造方法 | |
| JPH03248533A (ja) | 半導体集積回路装置 | |
| JPH0222844A (ja) | 半導体集積回路 | |
| JPS605543A (ja) | 半導体装置の製造方法 | |
| JPH079933B2 (ja) | 半導体装置の製造方法 | |
| JPH0529474A (ja) | 半導体装置およびその製造方法 | |
| JPS5976447A (ja) | 多層配線方法 | |
| JPS60227440A (ja) | 半導体装置の製造方法 | |
| JPS5858744A (ja) | 半導体装置の製造方法 | |
| JPS60201634A (ja) | 半導体装置の製造方法 | |
| JPS61264738A (ja) | 半導体装置の製造方法 | |
| JPS6130422B2 (ja) | ||
| JPS62281328A (ja) | 半導体装置の製造方法 |