JPS59135731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59135731A JPS59135731A JP1116983A JP1116983A JPS59135731A JP S59135731 A JPS59135731 A JP S59135731A JP 1116983 A JP1116983 A JP 1116983A JP 1116983 A JP1116983 A JP 1116983A JP S59135731 A JPS59135731 A JP S59135731A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000001020 plasma etching Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- -1 gold ions Chemical class 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野J
この元+yjは2V導体装(6の製造方法に関し、特に
絶縁膜に対するパターンの微細化を目的とするエツチン
グ除去に係わるものである3、 〔従来技術J 半導体装置製造における絶縁膜のエツチングについては
、従来、例えばシリコン酸化膜(Si02)の場合、■
IF糸のエツチング除去いたウェットエツチングが生体
であった。
絶縁膜に対するパターンの微細化を目的とするエツチン
グ除去に係わるものである3、 〔従来技術J 半導体装置製造における絶縁膜のエツチングについては
、従来、例えばシリコン酸化膜(Si02)の場合、■
IF糸のエツチング除去いたウェットエツチングが生体
であった。
第1図(a)ないしくc)に多層゛アルミ配線工程での
従来例の概要を示す。すなわち、シリコン基板(1)表
面のシリコン酸化膜(2)−上に、第1層目のアルミ配
線層(3)を形成したのち、スパッタ法などにより層間
絶縁膜としてのシリコン酸化膜(4)を成長させ(同図
(a))、ついで写真製版技術により、シリコン酸化膜
(4)上に感光性レジスト(5)の塗布、ならびにその
パターニングを行なって開口部(6)全形成(−(同H
(b))、さらにパターニングされたレジスト(5)f
−? スクニシて、HF系のエッチャントを用い開口
部(6)で露出されたシリコン酸化膜(4)を選択的に
エツチング除去したのち、レジスト(5)の除去金すし
、第2層目のアルミ配線層′(7)を形成する(同図(
C))。
従来例の概要を示す。すなわち、シリコン基板(1)表
面のシリコン酸化膜(2)−上に、第1層目のアルミ配
線層(3)を形成したのち、スパッタ法などにより層間
絶縁膜としてのシリコン酸化膜(4)を成長させ(同図
(a))、ついで写真製版技術により、シリコン酸化膜
(4)上に感光性レジスト(5)の塗布、ならびにその
パターニングを行なって開口部(6)全形成(−(同H
(b))、さらにパターニングされたレジスト(5)f
−? スクニシて、HF系のエッチャントを用い開口
部(6)で露出されたシリコン酸化膜(4)を選択的に
エツチング除去したのち、レジスト(5)の除去金すし
、第2層目のアルミ配線層′(7)を形成する(同図(
C))。
こ\でこの従来方法においてCよ、絶縁膜に対するエツ
チングがHF系のエッチャントによるウェットプロセス
であるために、写に製版技術でいかに微細なパターニン
グを行なっても、サイドエツチングによる横方向へのエ
ツチングの拡がりに↓リ、エツチング後の絶縁膜開口部
が大きくなってしまうという不都合がある。そしてこの
ことは第1図(c)Kおいで、アルミ配線層り3)と層
間絶縁膜であるシリコン酸化膜(4)開口部、および同
開口部とアルミ配線/# (7)との、それぞれ重ね合
わせなどに余分な幅をあらかじめとっておく必要を生じ
、さらには各アルミ配線層(3) 、 (7)相互の間
隔も狭くし得ないなどの、パターン微細化による装置の
高集積化に限界をきたすものであった。また近年に至っ
ては、反応性イオンエツチングなどによるドライエツチ
ングプロセスで、絶縁膜を選択的にエツチング除去する
方法も開発されているが、このドライエツチングプロセ
スの場合には、絶縁膜が1μm以上の膜厚であると、そ
のエツチングに長時間を要するために、実験的には適用
できても、一般の量産化プロセスに充分なものとはい\
難いものであった。
チングがHF系のエッチャントによるウェットプロセス
であるために、写に製版技術でいかに微細なパターニン
グを行なっても、サイドエツチングによる横方向へのエ
ツチングの拡がりに↓リ、エツチング後の絶縁膜開口部
が大きくなってしまうという不都合がある。そしてこの
ことは第1図(c)Kおいで、アルミ配線層り3)と層
間絶縁膜であるシリコン酸化膜(4)開口部、および同
開口部とアルミ配線/# (7)との、それぞれ重ね合
わせなどに余分な幅をあらかじめとっておく必要を生じ
、さらには各アルミ配線層(3) 、 (7)相互の間
隔も狭くし得ないなどの、パターン微細化による装置の
高集積化に限界をきたすものであった。また近年に至っ
ては、反応性イオンエツチングなどによるドライエツチ
ングプロセスで、絶縁膜を選択的にエツチング除去する
方法も開発されているが、このドライエツチングプロセ
スの場合には、絶縁膜が1μm以上の膜厚であると、そ
のエツチングに長時間を要するために、実験的には適用
できても、一般の量産化プロセスに充分なものとはい\
難いものであった。
この発明は従来方法によるこのような欠点を改善スるた
めになされたもので、絶縁膜の選択除去部分にあらかじ
め不純物のイオン注入を行なうことにより、反応性イオ
ンエツチングによる絶縁膜のエツチング時間を短縮する
と共に、1i−i1部分の開口部微細化を図9、これに
よってエツチングの精度向上と、パターンの微細化によ
る装置の高集積。
めになされたもので、絶縁膜の選択除去部分にあらかじ
め不純物のイオン注入を行なうことにより、反応性イオ
ンエツチングによる絶縁膜のエツチング時間を短縮する
と共に、1i−i1部分の開口部微細化を図9、これに
よってエツチングの精度向上と、パターンの微細化によ
る装置の高集積。
高密度礼金達成するものである。
〔発明の実施例」
以下、この発明方法の一実施例につき、第2図(a)な
いしくc)を参照して詳細に説明する3、第2図(a)
ないしくc)は実施例方法を工程順にあられしたもので
、同実施例図において前記従来例第1図(a)ないしく
c)と同一符号は同一−まブCは相当部分を示している
。すなわち、この実施例にあっては、シリコン基板(1
)表面のシリコン酸化膜(2)」−に、第1層目のアル
ミ配線N(3)の形成、訃よびスーくツタ法などによる
層間絶縁膜としてのシリコン酸化膜(4)の成長を順次
に行ない、かつ写真製版技術により、シリコン酸化膜(
4)上に感光性レジスト(5)の塗布、ならびにそのバ
ターニングによる開L]部(6)の形成をなした上で、
このバターニングされたレジス) (5) eマスクに
してまず不純物のイオン注入(8)を行なう(同図(a
))。
いしくc)を参照して詳細に説明する3、第2図(a)
ないしくc)は実施例方法を工程順にあられしたもので
、同実施例図において前記従来例第1図(a)ないしく
c)と同一符号は同一−まブCは相当部分を示している
。すなわち、この実施例にあっては、シリコン基板(1
)表面のシリコン酸化膜(2)」−に、第1層目のアル
ミ配線N(3)の形成、訃よびスーくツタ法などによる
層間絶縁膜としてのシリコン酸化膜(4)の成長を順次
に行ない、かつ写真製版技術により、シリコン酸化膜(
4)上に感光性レジスト(5)の塗布、ならびにそのバ
ターニングによる開L]部(6)の形成をなした上で、
このバターニングされたレジス) (5) eマスクに
してまず不純物のイオン注入(8)を行なう(同図(a
))。
こ\で注入不純物としては、対象絶縁膜であるF4−
、 CL″″などが一層有効である。そして注入エネル
ギは、マスクと[2てのレジスト(5)を通過しない程
度を選んで:10KeV 以上とし、注入量は1x 1
014 atcrnV、2 以−上カミj当Cある。
、 CL″″などが一層有効である。そして注入エネル
ギは、マスクと[2てのレジスト(5)を通過しない程
度を選んで:10KeV 以上とし、注入量は1x 1
014 atcrnV、2 以−上カミj当Cある。
続いて前記4オン注入後に、ノくターニングされたレジ
スト(5)を再度マスクに1−て、反応性イオンエツチ
ングにより、この不純物をイオン注入した所定領域の絶
縁膜、すなわちシリコン酸化膜(4)の所定額、1を選
択的にエツチング除去する(同図(b))。この工程に
あっては、反応性イオンエツチングによるために、サイ
ドエツチングによる横方向への拡がりが抑制されて少な
く、ま六、エツチング該当部分への事前の不純物イオン
注入によるダメージによってエツチングに友する時間も
短縮できることから、結果的に絶縁膜開口部の高精度化
。
スト(5)を再度マスクに1−て、反応性イオンエツチ
ングにより、この不純物をイオン注入した所定領域の絶
縁膜、すなわちシリコン酸化膜(4)の所定額、1を選
択的にエツチング除去する(同図(b))。この工程に
あっては、反応性イオンエツチングによるために、サイ
ドエツチングによる横方向への拡がりが抑制されて少な
く、ま六、エツチング該当部分への事前の不純物イオン
注入によるダメージによってエツチングに友する時間も
短縮できることから、結果的に絶縁膜開口部の高精度化
。
微細化が可能となる。そしてその後は、レジ、スト(5
)を除去I7、ついで第2層目のアルミ配線層(7)を
形成すればよい(同図(C))。
)を除去I7、ついで第2層目のアルミ配線層(7)を
形成すればよい(同図(C))。
このように実施例におい1、反応性イオンエツチングに
よる層間絶縁膜としてのシリコン酸1ヒ膜の選択的エツ
チング除去は、従来のHF系のエッチャントによるエツ
チングに比較し又、エツチング精度の向上と共にサイド
エツチングによる横方向の拡が!、lk抑制し、併せて
エツチング該当flB分への不純物イオン注入法の適用
が、同反応aイメーンエッチングのエツチング速度を向
上させて、これを充分に実用的ならしめるのである。
よる層間絶縁膜としてのシリコン酸1ヒ膜の選択的エツ
チング除去は、従来のHF系のエッチャントによるエツ
チングに比較し又、エツチング精度の向上と共にサイド
エツチングによる横方向の拡が!、lk抑制し、併せて
エツチング該当flB分への不純物イオン注入法の適用
が、同反応aイメーンエッチングのエツチング速度を向
上させて、これを充分に実用的ならしめるのである。
なお前記実施例におい″Cは、多層アルミ西己線J]二
程での層間絶縁膜としでのシリコン酸イト、月Qのエツ
チングについて述べたが、この発明特有の効果は他の絶
縁膜に9いても同様に得られることは勿論である。
程での層間絶縁膜としでのシリコン酸イト、月Qのエツ
チングについて述べたが、この発明特有の効果は他の絶
縁膜に9いても同様に得られることは勿論である。
以上詳述したようにこの発明方法によれH1絶縁膜の所
定領域に不純物のイオン注入全行な:)たのち、同領域
を反J5性イオンエツチングにより選択的にエツチング
除去するようにしたから、絶縁膜を充分に実用的な速度
で、しかも高精度にエツチングできて、パターンの微細
化が可能となり、高集積度、高密度の半導体装置を実現
し得る特長がある。
定領域に不純物のイオン注入全行な:)たのち、同領域
を反J5性イオンエツチングにより選択的にエツチング
除去するようにしたから、絶縁膜を充分に実用的な速度
で、しかも高精度にエツチングできて、パターンの微細
化が可能となり、高集積度、高密度の半導体装置を実現
し得る特長がある。
第1図(a) ;’i:いしくc)は従来例による多層
配線工程での絶縁膜の選択的エツチングを順次に示すそ
れぞれ断面図、第2図(a)fLいしくc)はこの発明
方法の一実施例を適用した多層配線工程での絶縁膜の選
択的エツチングを順次に示すそれぞれ断面図である。 (1)・・・・シリコン基板、(2)・・・・シリコン
酸化換2、(3)・・・・第1層目のアルミ配線層、(
4)・・・・シリコン酸化膜(層間絶縁膜)、(5)・
・。 ・・レジスト、(6)・・・・開口部、(7)・・・・
第2層目のアルミ配@層、(8)・・・・イオン注入。 代理人 葛 野 伯 − 第1図 第2図
配線工程での絶縁膜の選択的エツチングを順次に示すそ
れぞれ断面図、第2図(a)fLいしくc)はこの発明
方法の一実施例を適用した多層配線工程での絶縁膜の選
択的エツチングを順次に示すそれぞれ断面図である。 (1)・・・・シリコン基板、(2)・・・・シリコン
酸化換2、(3)・・・・第1層目のアルミ配線層、(
4)・・・・シリコン酸化膜(層間絶縁膜)、(5)・
・。 ・・レジスト、(6)・・・・開口部、(7)・・・・
第2層目のアルミ配@層、(8)・・・・イオン注入。 代理人 葛 野 伯 − 第1図 第2図
Claims (1)
- 半導体基板表面の絶縁膜上に、感光性レジストを塗布し
て所定のパターンを形成する工程と、ノくターニングさ
れたレジストをマスクにして前記絶縁膜の所定領域に不
純物金イオン注入する工程と、イオン注入され/ζζ短
足領域絶縁膜全反応性イオンエツチングにより除う(す
る−1程とを含むことを特徴とする半導体装置の製造方
法3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1116983A JPS59135731A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1116983A JPS59135731A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59135731A true JPS59135731A (ja) | 1984-08-04 |
Family
ID=11770545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1116983A Pending JPS59135731A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59135731A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59227124A (ja) * | 1983-06-08 | 1984-12-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-01-24 JP JP1116983A patent/JPS59135731A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59227124A (ja) * | 1983-06-08 | 1984-12-20 | Toshiba Corp | 半導体装置の製造方法 |
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